KR20030022689A - 반도체 기판의 표면을 거칠게 하기 위한 방법 - Google Patents
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Abstract
표면(10)을 포함하는 반도체 기판(5)이 노(furnace) 내에 배치된다. 산소 및 아르곤 또는 질소와 같은 불활성 기체가 노 내로 유입되고, 여기서 상기 노 내의 상기 산소 농도는 10% 이하로 유지된다. 상기 기판(5)은 950℃를 넘는 온도에서 어닐링되고 메조포어들(15)은 상기 반도체 기판(5)의 상기 표면(10) 내에서 형성된다.
Description
본 발명은 반도체 기판의 표면을 거칠게 하기 위한 방법에 관한 발명이다.
반도체 제조의 기술 분야에서, 선택 트랜지스터와 저장 커패시터를 포함하는 메모리 셀들을 갖는 동적 RAM(dynamic random access memories, DRAMs)을 생산하는 방법은 널리 알려져 있다. 반도체 제조의 발전은 피쳐 크기의 감소에 의해 추진된다. 따라서 기판의 주어진 영역 상에 배치된 기능들의 숫자는 증가될 수 있다.
하나의 메모리 셀을 위한 표면적이 감소할수록, 상기 저장 커패시터의 용량도 역시 감소한다. 상기 메모리 셀의 적절한 동작을 위해, 일정한 최소 용량(대개는 30 펨토 패럿(femto farad)의 크기)이 상기 저장 커패시터를 위해 필수적이다. 만약 상기 저장 커패시터의 용량이 너무 작다면, 상기 저장 커패시터 내에 저장된 전하는 상기 선택 트랜지스터가 개방될 때 비트선 상의 검출 가능한 신호를 생성하기에 충분하지 않다. 이 경우에, 상기 메모리 셀 내에 저장된 정보는 유실되고 상기 메모리 셀은 원하는 방식으로 동작하지 않는다.
줄어드는 피쳐 크기의 문제를 극복하기 위한 몇몇의 방법들이 선행 기술에서 널리 알려져 있다. 예를 들면, 상기 기판의 표면의 작은 양을 사용하는 반면 고용량의 넓은 커패시터 면적을 유지하기 위해 저장 커패시터가 깊은 트렌치 내에 형성된다. 고용량의 커패시터를 생성하기 위한 또다른 방법은 상기 반도체 기판의 표면 상에 배치된, 상기 선택 트랜지스터 위의 적층된 커패시터이다.
상기 커패시터 면적을 증가시키기 위해, 상기 커패시터의 전극들 상에 반구형의 그레인들을 배치하는 것이 또한 선행 기술에서 널리 알려져 있다. 반구형의 그레인들은 상기 용량을 증가시키는 커패시터 면적의 증가를 가져온다. 반구형의 그레인들을 형성하기 위하여, 매우 거친 폴리실리콘 층을 증착하는 방법이 널리 알려져 있다.
선행 기술의 관점에서, 본 발명의 목적은 상기 커패시터 면적이 증가되는 방법으로 반도체 기판의 표면을 거칠게 하기 위한 방법을 제공하는 것이다.
도 1은 메조포어들을 포함하는 거칠게 된 표면을 갖는 반도체 기판의 단면도;
도 2는 메조포어들을 포함하는 기판의 SEM(Scanning Electron Microscope) 단면도;
도 3은 상기 전극들과 상기 저장 커패시터의 유전체 층의 확대도를 도시하는 삽입도를 포함하는 DRAM 셀의 단면을 도시한다.
*도면의 주요 부분에 대한 부호의 설명*
5 : 반도체 기판 10 : 표면
15 : 메조포어 20 : 전계 효과 트랜지스터
25 : 트렌치 커패시터 30 : 외부 트렌치 커패시터 전극
35 : 노드 유전체 40 : 내부 트렌치 커패시터 전극
45 : 칼라 절연부 50 : 소스 영역
55 : 드레인 영역 60 : 게이트 산화물
65 : 제 1 게이트 전극 70 : 제 2 게이트 전극
75 : 매립 스트랩 80 : 얕은 트렌치 절연부, STI
85 : 통과 워드선
이 목적은 다음 단계들을 포함하는 반도체 기판의 표면을 거칠게 하기 위한 방법에 의해 해결된다:
- 표면을 포함하는 반도체 기판을 제공하는 단계;
- 노 내에 반도체 기판을 배치하는 단계;
- 산소와 불활성 기체, 바람직하게는 아르곤 또는 질소를 포함하는 처리 기체를 노 내로 유입시키는 단계;
- 상기 노 내의 산소 농도를 10% 이하로 유지하는 단계;
- 상기 반도체 기판의 표면 내에 메조포어들(mesopores)을 형성하기 위해 950℃를 넘는 온도에서 상기 기판을 어닐링하는 단계.
본 발명의 그 이상의 장점들, 특징들, 태양들 및 상세 사항들은 종속항들로부터 분명하다.
제공된 방법은 저장 커패시터의 용량 면적을 거칠게 하기 위해, 예컨대 DRAM 기술에 대해 적용 가능하다. 독창적인 공정이 상기 저장 커패시터의 능동 영역을 확대하기 위한 상기 저장 커패시터의 용량 면적 내에 메조포어들을 생성하도록 한다. 이는 증가된 저장 용량을 야기한다. 반도체 기판의 표면을 거칠게 하기 위한 본 방법의 장점은 본 발명을 위해 필요하지 않은 염소 또는 플루오르와 같은 부가적인 에칭 기체가 없다는 점이다. 메조포어들의 형성은 반도체 제조용으로 널리 알려진 처리 기체들을 사용한다.
유리하게는, 본 발명은 상기 표면적을 증가시키고 그로 인해 상기 저장 커패시터의 용량이 증가된다.
본 발명의 일 실시예에 따라, 상기 기판은 1000℃를 넘는 온도에서 어닐링된다. 이것은 상기 반응을 시작하고 촉진하기 위해 충분한 에너지를 제공한다.
본 발명의 다른 실시예에 따라, 상기 노 내의 산소 농도는 1% 이하이다. 이것은 실리콘 일산화물의 형성을 가능하게 하고 실리콘 이산화물의 형성을 억제한다. 실리콘 일산화물의 형성은 처리 기체 내에서 0.1% 이상의 산소 농도에서 현저하다.
본 발명의 다른 실시예에 따라, 상기 기판의 어닐링은 5초 내지 40초 사이에 수행된다. 바람직한 시간 주기는 약 30초이다.
다른 실시예에 따라, 상기 기판은 상기 메조포어들을 매끄럽게 하기 위해물, 암모늄 수산화물 및 수소 과산화물(H2O, NH4OH, H2O2)을 포함하는 용액에서 에칭된다. 이것은 개선된 일정성을 갖는 구멍들(pores)을 제공하고 모가 나는 것을 피한다. 그것은 또한 상기 구멍들을 넓힌다.
본 발명의 또다른 실시예에서, 상기 메조포어들은 10 nm 내지 50 nm 사이의 직경을 갖도록 형성된다. 상기 메조포어들의 직경에 대해 주어진 범위는 상기 저장 커패시터의 용량을 개선하는 방식으로 상기 커패시터의 면적을 확장하기에 적절하다.
본 발명의 또다른 실시예에서, 상기 메조포어들의 직경과 깊이 사이의 비율은 0.25 내지 4 사이에 있다.
본 발명의 또다른 실시예에서, 상기 실리콘 함유 기판을 산화시키기 위한 처리 파라미터들은 상기 실리콘 함유 기판이 상기 반도체 기판의 표면으로부터 휘발하고 승화하는 실리콘 일산화물로 산화되는 방식으로 선택된다. 결과적으로, 상기 반도체 기판의 표면은 실리콘 일산화물로의 산화 때문에 거칠게 되고, 상기 실리콘 일산화물은 나중에 950℃를 넘는 고온으로 인해 승화하게 된다.
본 발명의 또다른 실시예에 따라, 상기 기판은 상기 메조포어들을 매끄럽게 하기 위한 상기 언급된 용액 내에서 여러 번 에칭된다. 이것은 개선된 일정성을 갖는 포어들을 제공하고 모가 나는 것을 피한다. 그것은 또한 상기 포어들을 넓힌다.
본 발명은 첨부 도면과 함께 이하의 본 발명의 실시예들의 상세한 설명을 참조하여 보다 쉽게 이해될 것이다. 동일한 참조 번호들은 동일하거나 기능적으로 동일한 구성 요소들을 나타낸다.
도 1은 표면(10)을 포함하는 반도체 기판(5)의 단면을 도시한다. 상기 반도체 기판(5)의 표면(10)은 적어도 하나의 메조포어(15)를 포함한다. 대개는, 상기 반도체 기판(5)의 표면(10)은 상기 반도체 기판(5)의 표면적을 증가시키는 몇몇의 메조포어들(15)을 포함한다. 상기 반도체 기판(5)은, 예를 들면 실리콘을 포함한다.
상기 반도체 기판(5)의 표면(10) 내에 상기 메조포어들(15)을 형성하기 위한 상기 반도체 기판(5)의 표면(10)을 거칠게 하기 위한 방법에 따라, 상기 반도체 기판(5)은 노와 같은 처리 챔버 내에 배치된다. 산소 및 아르곤 또는 질소와 같은 불활성 기체가 상기 처리 챔버 내로 유입된다. 상기 처리 챔버 내의 산소 농도는 10% 이하 그리고 0.1% 이상으로 유지된다. 상기 반도체 기판(5)은 950℃를 넘는 그리고 바람직한 실시예에서는 1000℃를 넘는 온도에서 어닐링된다. 상기 반도체 기판(5)은 5초 내지 40초의 시간 동안 상기 노 내에서 어닐링된다.
실리콘을 포함하는 기판(5) 내에서의 상기 메조포어들의 형성을 위해, 상기 실리콘은 단 결정성, 다 결정성 또는 비결정성으로 제공될 수 있다. 상기 실리콘은 또한 n-형 반도체 또는 p-형 반도체를 형성하기 위해 도핑될 수 있다.
유리하게는, 본 발명에 따른 방법은 상기 반도체 기판(5)의 표면(10)이 상기 방법에 의해 거칠게 되어서는 안되는 영역 내의 상기 반도체 기판(5)의 표면(10)을 마스크할 수 있는 실리콘 이산화물과 실리콘 질화물에 대해 선택적이다.
유리하게는, 상기 메조포어 형성 메커니즘은 간단하고, 비용이 적게 들고 쉽게 제어 가능하다. 상기 처리는 실리콘 영역 강화가 요구되는 어디서나 사용될 수 있다. 상기 처리는 실리콘으로 제조된 적어도 하나의 전극을 갖는 어떠한 커패시터에도 적용 가능하다.
예를 들면, 상기 커패시터는 트렌치 커패시터 또는 DRAM 셀의 적층된 커패시터일 수 있다.
본 발명의 바람직한 실시예에서, 상기 노 내의 산소 농도는 1% 이하로 유지된다.
도 2는 상기 독창적인 방법으로 형성된 메조포어들(15)을 포함하는 실리콘 기판의 SEM 단면도를 도시한다.
도 3은 트렌치 커패시터와 평면의 선택 전계 효과 트랜지스터(20)를 포함하는 DRAM 반도체 메모리 셀의 단면을 도시한다. 상기 선택 전계 효과 트랜지스터(20)는 상기 기판(5)의 표면(10) 상에 배치된다. 트렌치 커패시터(25)는 상기 기판(5) 내에 배치된다. 상기 트렌치 커패시터(25)는 높은 도핑 농도를 갖는 상기 기판(5) 내에 배치된 외부 트렌치 커패시터 전극(30), 상기 트렌치 커패시터 내에 배치된 내부 트렌치 커패시터 전극(40), 그리고 상기 내부 트렌치 커패시터 전극(40)으로부터 상기 외부 트렌치 커패시터 전극(30)을 분리하는 노드 유전체(35)를 포함한다. 게다가, 칼라 절연부(collar isolation)(45)는 절연 목적을 위하여 상기 트렌치 커패시터(25)의 측벽 상에 배치된다.
상기 선택 전계 효과 트랜지스터(20)는 소스 영역(50)과 드레인 영역(55)를포함하고, 이들은 상기 반도체 기판(5) 내에 배치된다. 상기 표면(10) 위에서, 상기 전계 효과 트랜지스터(20)는 게이트 산화물(60), 제 1 게이트 전극(65), 그리고 제 2 게이트 전극(70)을 포함한다.
상기 선택 트랜지스터(20)는 그 드레인 영역(55)과 매립 스트랩(75)을 통하여 상기 내부 트렌치 커패시터 전극(40)과 연결된다. 상기 트렌치 커패시터(25) 상부 상에, 얕은 트렌치 절연부(shallow trench isolation, STI)가 배치되고, 상기 STI 상부 상에, 통과 워드선(85)이 배치된다.
도 3의 삽입도는 상기 외부 트렌치 커패시터 전극(30)과 상기 내부 트렌치 커패시터 전극(40) 사이에 배치된, 상기 반도체 기판(5)의 표면(10)의 확대도를 도시한다. 상기 반도체 기판(5)의 표면(10)에, 메조포어들이 배치된다. 상기 노드 유전체(35)는 상기 표면(10) 상에 배치된다.
실리콘 전극을 갖는 상기 트렌치 커패시터를 제조하기 위한 방법은 상기 트렌치 커패시터를 위한 트렌치를 형성하는 단계와 상기 트렌치의 상부에 있는 상기 칼라 절연부(45)를 형성하는 단계를 포함한다. 상기 칼라 절연부(45)는 상기 칼라 영역이 메조포어들을 형성하기 위한 상기 거칠게 하는 방법에 의해 손상되지 않도록 보호한다. 상기 외부 트렌치 커패시터 전극(30)은 상기 반도체 기판(5) 내로 도펀트들을 도입함으로써 상기 메조포어들(15)의 형성 이전 또는 이후에 형성된다. 상기 기판은 전체 기체 흐름 중 10% 이하의 제어되는 양의 산소를 포함하는 질소와 같은 불활성 환경에서 950℃를 넘는 고온으로 어닐링된다.
상기 메조포어들의 형태는, 예를 들면 둥근 형태로, H2O, NH4OH 및 H2O2(SC1)를 포함하는 단일의 습식 에칭 단계에 의해 매끄럽게 될 수 있다. 상기 메조포어들을 매끄럽게 하는 단계는 상기 노드 유전체(35)가 상기 표면(10) 상에 형성되기 전에 예비 세정으로서 필요하기 때문에 상기 처리에 추가적인 복잡성을 더하지 않는다.
본 발명은 필수적인 최소 용량을 갖는 저장 커패시터를 달성하기 위해 커패시터의 표면적을 넓히는 방법으로서 반도체 기판의 표면을 거칠게 함으로써 고용량의 커패시터의 달성을 용이하게 한다.
Claims (10)
- 반도체 기판(5)의 표면을 거칠게 하기 위한 방법으로서,- 표면(10)을 포함하는 반도체 기판(5)을 제공하는 단계;- 노 내에 반도체 기판(5)을 배치하는 단계;- 산소와 불활성 기체, 바람직하게는 아르곤 또는 질소를 포함하는 처리 기체를 노 내로 유입시키는 단계;- 상기 노 내의 산소 농도를 10% 이하로 유지하는 단계;- 상기 반도체 기판(5)의 표면(10) 내에 메조포어들(15)을 형성하기 위해 950℃를 넘는 온도에서 상기 기판을 어닐링하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 기판(5)은 1000℃를 넘는 온도에서 어닐링되는 것을 특징으로 하는 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 노 내의 산소 농도가 1% 이하인 것을 특징으로 하는 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 어닐링이 5초 내지 40초 사이 동안 수행되는 것을 특징으로 하는 방법.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 기판(5)이 상기 메조포어들(15)을 매끄럽게 하기 위해 물, 암모늄 수산화물 및 수소 과산화물을 포함하는 용액(SC1) 내에서 에칭되는 것을 특징으로 하는 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 메조포어들(15)이 10 nm 내지 50 nm 사이의 직경을 갖도록 형성되는 것을 특징으로 하는 방법.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 메조포어들(15)의 직경과 깊이 사이의 비율이 0.25 내지 4 사이에 있는 것을 특징으로 하는 방법.
- 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,상기 실리콘 함유 기판(5)을 산화시키기 위한 처리 파라미터들이 상기 실리콘 함유 기판(5)이 실리콘 일산화물로 산화되어 상기 반도체 기판(5)의 표면(10)으로부터 승화하는 방식으로 선택되는 것을 특징으로 하는 방법.
- 제 5 항에 있어서,상기 기판(5)이 상기 메조포어들(15)을 매끄럽게 하기 위해 상기 용액(SC1) 내에서 여러 번 에칭되는 것을 특징으로 하는 방법.
- 제 1 항 또는 제 3 항에 있어서,상기 산소 농도가 0.1% 이상인 것을 특징으로 하는 방법.
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