KR20030022285A

KR20030022285A - 다중 최소 항들로 패킷 데이터 바이트들의 버퍼-프리를평가하는 장치 및 방법

Info

Publication number: KR20030022285A
Application number: KR10-2003-7000630A
Authority: KR
Inventors: 쳉스지
Original assignee: 어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date: 2000-07-17
Filing date: 2001-02-27
Publication date: 2003-03-15
Also published as: WO2002007391A1; CN1178434C; KR100682645B1; JP4680478B2; EP1303949A1; DE60142291D1; JP2004504769A; US6693906B1; EP1303949B1; CN1443411A

Abstract

인입 데이터 패킷들의 차단없이 이더넷(IEEE 802.3) 네트워크에서 층 2 및 층 3 스위칭을 수행하도록 구성된 네트워크 스위치는 인입 데이터 패킷을 즉시 평가하도록 구성된 필터(예를 들어, 패킷 분류기 모듈)를 갖는 네트워크 스위치 포트를 포함한다. 상기 네트워크 스위치 포트 필터는 복수의 등식들의 최소 항 값들을 저장하도록 구성된 최소 항 메모리(min term memory)를 포함한다. 각각의 최소 항 값은 상기 인입 데이터 패킷의 대응하는 선택된 바이트와의 비교를 위해 고정값을 지정하며 각각의 등식은 대응하는 등식 식별기에 의해 식별된다. 상기 네트워크 스위치 포트 필터는 또한 상기 인입 데이터 패킷의 수신된 바이트와 이 수신된 바이트에 대응하는 최소 항들을 동시에 비교하도록, 그리고 각각의 최소 항 비교 결과들을 발생하도록 구성된 대응하는 최소 항 발생기를 포함한다. 상기 네트워크 스위치 포트 필터는 복수의 등식 코어 모듈들을 더 포함한다. 각각의 코어 모듈은 대응하는 선택된 등식에 대한 대응하는 등식 식별기와 상기 최소 항 비교 결과들에 기초해서 대응하는 프레임 태그를 동시에 발생하도록 구성된다.

Description

다중 최소 항들로 패킷 데이터 바이트들의 버퍼-프리를 평가하는 장치 및 방법{APPARATUS AND METHOD FOR BUFFER-FREE EVALUATION OF PACKET DATA BYTES WITH MULTIPLE MIN TERMS}

구내통신망들(local area networks)은 네트워크 케이블이나 다른 매체를 사용하여 네트워크 상의 스테이션들을 연결시킨다. 각각의 구내통신망 네트워크 아키텍처는 매체 액세스 제어(MAC)를 사용하여 각각의 네트워크 노드의 네트워크 인터페이스 장치들이 네트워크 매체를 액세스할 수 있게 한다.

이더넷 프로토콜 IEEE 802.3은 데이터 패킷들의 전송을 위한 하프-듀플렉스 매체 액세스 메커니즘(half-duplex media access mechanism) 및 풀-듀플렉스 매체 액세스 메커니즘(full-duplex media access mechanism)을 규정하도록 발전되어 왔다. 상기 풀-듀플렉스 매체 액세스 메커니즘은 2개의 네트워크 요소들 사이에, 예를 들어 네트워크 노드와 스위칭된 허브 사이에 2-방식의 지점 대 지점 통신 링크(two-way, point-to-point communication link)를 제공한다.

스위칭된 구내통신망들은 더 높은 속도 접속성, 보다 유연성 있는 스위칭 성능, 및 보다 복잡한 네트워크 아키텍처 수용 능력에 대한 증가하는 요구들에 직면해 있다. 예를 들어, 공동 양도된 미국특허 제5,953,335호는 상이한 네트워크 노드들 사이에 층 2 유형의 이더넷(IEEE 802.3) 데이터 패킷들을 스위칭하도록 구성된 네트워크 스위치를 개시하고 있는 바, 이에 따르면 수신된 데이터 패킷은 (라우터를 통하는) 다른 서브네트워크 또는 소정 그룹의 스테이션들을 규정하는 IEEE 802.1q 프로토콜에 따란 VLAN(가상 LAN) 태그 프레임을 포함한다. 상기 스위칭은 층 2 레벨에서 발생하기 때문에, 서브네트워크들 사이에 데이터 패킷을 전송하는데 통상적으로 라우터가 필요하다.

층 3 (예를 들어, 인터넷 프로토콜) 프로세싱을 포함하도록 네트워크 스위치의 스위칭 성능을 향상시키기 위한 노력들은, 데이터 패킷들이 수신되는 레이트(rate)와 동일한 레이트로 상기 데이터 패킷들을 상기 스위치로부터 출력할 수 있는 비-차단 모드에서 동작하도록, 현재의 층 2 스위치들이 구성되기 때문에 중대한 장애를 격을 수 있다. 더 높은 속도의 스위치들이 100 Mbps와 같은 보다 빠른 속도의 네트워크나 기가비트 네트워크에 대해 층 2 스위칭 및 층 3 스위칭 성능을 제공할 수 있게 하는 새로운 설계들이 연구된다.

비-차단 모드에서 동작하는 네트워크 스위치를 개발할 때의 한 가지 고려사항은 네트워크 스위치의 설계에 버퍼들을 포함시키는 것이다. 그렇지만, 층 2 및 층 3 데이터 패킷들을 스위칭하는데 있어서, 버퍼들의 사이즈는 와이어 레이트들(wire rates)을 매칭시키기 위해 1500 바이트만큼 크게 될 수 있다. 버퍼들이 네트워크 스위치의 다른 구성성분들에 비해 웨이퍼 칩 상에서 비례해서 더 큰 공간을 차지한다는 사실과 연관해서, 와이어 레이트들을 매칭시키기 위한 버퍼들의 사용은 웨이퍼 칩의 전체 사이즈를 증가시킴으로써 네트워크 스위치의 총비용을 증가시킨다.

본 발명은 서브네트워크들 사이에서 데이터 패킷들을 스위칭하도록 구성된 FIFO 없는 비-차단 네트워크 스위치(FIFO-less non-blocking network switch)에서 데이터 패킷들의 스위칭에 관한 것이다.

첨부된 도면들을 참조하면, 동일한 참조 번호 지정을 갖는 구성성분들은 모든 도면에서 유사한 구성성분들을 나타낸다.

도 1은 본 발명의 일실시예에 따라 각각의 서브네트워크들 사이에서 데이터 패킷들을 스위칭하는 다중 네트워크 스위치들을 포함하는 패킷 스위치 네트워크의 블록도이다.

도 2a 및 2b는 패킷 분류기 모듈(24)에 의한 등식의 두 개의 템플릿들에 대한 동시 처리를 도시하는 다이어그램들이다.

도 3은 본 발명의 일실시예에 따라, 네트워크 스위치 포트 필터를 포함하는, 도 1의 네트워크 스위치 포트를 도시하는 블록도이다.

도 4는 네트워크 스위치 포트 필터(24)에 의한 최소 항들의 동시 처리를 보다 상세히 도시하는 다이어그램이다.

도 5는 본 발명의 일실시예에 따라 도 3의 최소 항 메모리에서 최소 항의 테이블 엔트리를 도시하는 다이어그램이다.

도 6은 수신된 바이트에 대한 비교 주기 동안 최소 항들이 4개의 등식들과 관련되어 있는 도 3의 최소 항 발생기를 도시하는 다이어그램이다.

네트워크 스위치가 데이터 패킷들의 차단없이 100 Mbps 및 기가비트 링크들에 층 2 스위칭 및 층 3 스위칭 성능을 제공할 수 있는 장치가 필요하다.

또한 네트워크 스위치가 스위칭된 데이터 패킷의 지연이나 네트워크 스위치의 사이즈에 영향을 주지 않으면서 상기 네트워크 스위치 내에서 최소의 버퍼링으로 층 2 스위칭 및 층 3 스위칭 성능을 제공할 수 있는 장치가 필요하다.

또한 데이터 패킷들의 비-차단을 유지하면서 네트워크 스위치 내에서 최소의 비용으로 층 2 스위칭 및 층 3 스위칭 성능을 제공하는 장치가 필요하다.

또한 버퍼링없이 층 2 스위칭 및 층 3 스위칭 성능을 제공하여 네트워크 스위치의 비용을 줄이는 장치가 요망된다.

또한 네트워크 스위치 포트가 인입 데이터 패킷을 즉시 평가하고 층 3 또는 더 높은 프로토콜을 결정하여, 검출된 프로토콜에 따라 인입 데이터 패킷을 처리할 수 있는 충분한 시간을 관련 스위치 구조체에 제공하는 장치가 필요하다.

이들 및 다른 필요들은 네트워크 스위치 포트 필터가 인입 데이터 패킷을 평가하도록 구성되는 본 발명에 의해 얻어진다. 상기 네트워크 스위치 포트 필터는 복수의 등식들의 최소 항 값들을 저장하도록 구성된 최소 항 메모리를 포함한다.각각의 최소 항 값은 인입 데이터 패킷의 대응하는 선택된 바이트와의 비교를 위해 고정값을 지정하며, 각각의 등식은 대응하는 등식 식별기에 의해 식별된다. 상기 네트워크 스위치 포트 필터는 또한 상기 인입 데이터 패킷의 수신된 바이트와 이 수신된 바이트에 대응하는 최소 항들을 동시에 비교하고, 각각의 최소 항 비교 결과들을 발생하도록 구성된 대응하는 최소 항 발생기를 포함한다. 상기 네트워크 스위치 포트 필터는 복수의 등식 코어 모듈들을 더 포함한다. 각각의 코어 모듈은 대응하는 선택된 등식에 대한 대응하는 등식 식별기와 상기 최소 항 비교 결과들에 기초하여 대응하는 프레임 태그를 동시에 발생하도록 구성된다. 상기 인입 데이터 패킷의 소정의 수신된 바이트는 모든 관련 최소 항들과 동시에 비교되기 때문에, 이것은 상기 인입 데이터 패킷의 실시간 평가를 보장한다. 게다가, 다중 프레임 태그들의 동시 발생은 상기 인입 데이터 패킷의 스위치에서 지연(latency)을 최소화하기 때문에 복수의 등식 코어 모듈들은 버퍼의 필요성을 최소화한다.

본 발명의 한 양상은 네트워크 스위치 포트에서 인입 데이터 패킷을 평가하는 방법을 제공하는 것이다. 상기 방법은 복수의 등식들의 최소 항 값들을 최소 항 메모리에 저장하는 단계를 포함한다. 각각의 최소 항 값은 상기 인입 데이터 패킷의 대응하는 선택된 바이트와의 비교를 위해 고정값을 지정하고 각각의 등식은 대응하는 등식 식별기에 의해 식별된다. 상기 방법은 또한 상기 인입 데이터 패킷의 수신된 바이트와 이 수신된 바이트에 대응하는 최소 항들을 동시에 비교하는 단계 및 최소 항 비교 결과들을 최소 항 발생기로 발생하는 단계를 더 포함한다. 상기 방법은 복수의 등식 코어 모듈들로부터 복수의 프레임 태그들을 동시에 발생하는단계를 더 포함한다. 각각의 등식 코어 모듈은 대응하는 선택된 등식에 대한 대응하는 등식 식별기와 상기 최소 항 비교 결과들에 기초하여 대응하는 프레임 태그를 동시에 발생하도록 구성된다. 최소 항들의 동시 비교들 및 다중 등식 코어 모듈들은 상기 인입 데이터 패킷이 실시간으로 평가될 수 있는 것을 보장하므로, 인입 데이터 패킷의 버퍼링에 대한 필요성이 감소하고 그래서 네트워크 스위치 포트의 총비용이 감소한다.

본 발명의 추가의 이점들 및 새로운 특징들은 후술되는 상세한 설명에 부분적으로 개시될 것이며 후술의 실험으로부터 당 분야의 기술인에게 부분적으로 분명하게 될 것이며 본 발명의 실시에 따라 습득하게 될 것이다. 본 발명의 이점들은 첨부된 클레임에 특별히 기재된 수단들 및 조합들에 의해 구현되고 얻어질 것이다.

본 발명을 실시하는 최적 모드

도 1은 이더넷(IEEE 802.3) 네트워크와 같은 패킷 스위치 네트워크(packet switched network)(10)를 도시하는 블록도이다. 상기 패킷 스위치 네트워크는 네트워크 스테이션들(14) 사이에서 데이터 패킷들의 통신을 가능하게 하는 집적(예를 들어 단일 칩) 멀티포트 스위치들(12)을 포함한다. 각각의 네트워크 스테이션(14), 예를 들어 클라이언트 워크스테이션은 통상적으로 IEEE 802.3 프로토콜에 따라 10 Mbps 또는 100 Mbps로 데이터 패킷들을 송수신하도록 구성된다. 집적 멀티포트 스위치들(12) 각각은 기가비트 이더넷 링크들(gigabit Ethernet links)(16)에 의해 상호접속되어, 서브네트워크들(18a, 18b 및 18c) 사이에서 데이터 패킷들의 전송을 가능하게 한다. 그러므로, 각각의 서브네트워크는 스위치(12) 및 관련 그룹의 네트워크 스테이션들(14)을 포함한다.

각각의 스위치(12)는 매체 액세스 제어(MAC) 모듈(22)과 패킷 분류기 모듈(24)을 포함하는 스위치 포트(20)를 포함한다. 상기 MAC 모듈(20)은 IEEE802.3u 프로토콜에 따라 10/100 Mbps 물리적 층(PHY) 송수신기(도시되지 않음)를 통해 관련 네트워크 스테이션들(14)에 데이터 패킷들을 송수신한다. 각각의 스위치(12)는 또한 수신된 데이터 패킷들에 대해 프레임 전송 결정들(frame forwarding decisions)을 하도록 구성된 스위치 구조체(switch fabric)(25)를 포함한다. 특히, 상기 스위치 구조체(25)는 이더넷(IEEE 802.3) 헤더 내의 소스 어드레스, 목적지 어드레스, 및 VLAN 정보에 기초해서 층 2 스위칭 결정을 하도록 구성되며, 상기 스위치 구조체(25)는 또한 이더넷 패킷 내의 IP 데이터 패킷의 평가에 기초해서 선택적 층 3 스위칭 결정을 하도록 구성된다.

도 1에 도시된 바와 같이, 각각의 스위치(12)는 관련 호스트 컴퓨터(26) 및 버퍼 메모리(28), 예를 들어 SSRAM을 갖는다. 상기 호스트 CPU(26)는 상기 스위치 구조체(25)의 프로그래밍을 포함하는, 대응하는 스위치(12)의 전체 동작들을 제어한다. 상기 버퍼 메모리(28)는 상기 스위치 구조체(25)가 상기 수신된 데이터 패킷들에 대한 전송 결정들을 처리하는 동안 데이터 프레임들을 저장하도록 대응하는 스위치(12)에 의해 사용된다.

위에서 언급한 바와 같이, 상기 스위치 구조체(25)는 층 2 스위칭 결정들과 층 3 스위칭 결정들을 수행하도록 구성된다. 층 3 스위칭 결정들의 이용가능성은 서브네트워크(18a) 내의 종단 스테이션(end station)(14)이 서브네트워크(18b, 18c 또는 양쪽 모두) 내의 선택된 네트워크 스테이션들에 이메일 메시지를 보내고자 하는 경우 특히 효과적일 수 있으며, 층 2 스위칭 결정들만이 이용가능한 경우에는 스위치(12a)의 스위치 구조체(25)가 특정한 목적지 어드레스 정보없이스위치들(12b 및 12c)에 상기 이메일 메시지를 보내어, 스위치들(12b 및 12c)의 모든 포트들이 과도하게 넘치게 될 것이다. 그렇지 않으면 스위치(12a)의 스위치 구조체(25)는 라우터(도시되지 않음)로 상기 이메일 메시지를 전송해야 할 것이며, 이것은 추가의 지연을 유발할 것이다. 상기 스위치 구조체(25)에 의한 층 3 스위칭 결정들의 사용은, 향상된 전송 결정을 포함하는, 패킷의 취급 방법에 관해서, 그리고 패킷이 비디오 또는 음성과 같은 지연 감지 애플리케이션(latency-sensitive application)에 대한 고-우선순위 패킷(high-priority packet)에 대해 고려되어야 하는지에 관해서, 상기 스위치 구조체(25)로 하여금 인텔리전트 결정(intelligent decisions)을 할 수 있게 한다. 상기 스위치 구조체(25)에 의한 층 3 스위칭 결정들의 사용은 또한 스위치(12a)의 호스트 CPU(26)로 하여금 다른 스위치 예를 들어 스위치(12b)를, 상기 스위치(12b)의 IP 어드레스에 대응하는 IP 어드레스를 갖는 메시지를 전송함으로써, 원격적으로 프로그램할 수 있게 하며, 상기 스위치(12b)는 스위치(12b)에 어드레스된 메시지의 검출에 응답해서, 스위치(12b)의 프로그램을 위해 대응하는 호스트 CPU(26)에 상기 메시지를 전송할 수 있다.

개시된 실시예에 따라, 도 1의 패킷 분류기 모듈(24)은 인입 데이터 스트림과 이 인입 데이터 스트림의 데이터 포맷을 식별하는 템플릿들(templates)간의 다중 동시 비교들(multiple simultaneous comparisons)을 위해 구성된다. 구체적으로, 호스트 프로세서(26)의 사용자들은 소정의 IP 프로토콜들을 갖는 데이터 패킷들이 스위치 구조체(25)에 의해 어떻게 취급되어야 하는지를 정의하는 원칙들(policies)을 지정할 것이다. 이들 원칙들은 각각의 대응하는 IP 프로토콜유형에 대한 프레임 전송 결정들의 세트를 스위치 구조체(25)에 로딩함으로써 실행된다. 그러므로, 스위치 구조체(25)는 HTTP 패킷용 프레임 전송 명령들로 이루어지는 한 세트와, SNMP 패킷용 프레임 전송 명령들로 이루어지는 다른 세트와, 고-우선순위 패킷(예를 들어 비디오나 음성 등)용 프레임 전송 명령들로 이루어지는 다른 세트를 포함할 수 있다.

도 2a 및 2b는 패킷 분류기 모듈(24)에 의한 등식의 2개의 템플릿들에 대한 동시 처리를 나타내는 다이어그램이다. 도 2a는 다음 등식의 패킷 분류기 모듈(24)에 의한 논리적 평가를 나타낸다.

Eq1 = M1 * M2 * M3 * M4 * (M5 + M6 + M7 + M8)

도 2b는 등식 Eq1이 최소 항 메모리(70)에 실제로 어떻게 저장될 것인지를 나타낸다. 등식 Eq1은 4개의 템플릿들(62a, 62b, 62c 및 62d)을 포함하며, 템플릿(62a)은 최소 항들 M1, M2, M3, M4 및 M5를 포함하며, 템플릿(62b)은 최소 항들 M1, M2, M3, M4 및 M6을 포함하며, 템플릿(62c)은 최소 항들 M1, M2, M3, M4 및 M7을 포함하며, 템플릿(62d)은 최소 항들 M1, M2, M3, M4 및 M8을 포함한다. 각각의 템플릿(62)은 IP 데이터 패킷(32)의 헤더에 기초해서 인식가능한 특정한 IP 데이터 포맷에 대응한다. 예를 들어, 템플릿들(62a 및 62c)은 HTTP 패킷을 식별하도록 구성될 수 있고, 템플릿들(62b 및 62d)은 SNMP 패킷을 식별하도록 구성될 수 있다. 구체적으로, IPv4 포맷 내에 있고, IP의 필드 생존 시간이 1보다 크고, IP의 프로토콜 필드가 TCP이고, 헤더 체크섬(header checksum)이 정확하고, TCP 포트가 80이거나 목적지 TCP 포트가 80이면, HTTP 패킷이 식별된다. IPv4 포맷 내에 있고,IP의 필드 생존 시간이 1보다 크고, IP 헤더의 프로토콜 필드가 TCP이고, 헤더 체크섬이 정확하고, 소스 TCP 포트가 25이거나 목적지 TCP 포트가 25이면, SNMP 패킷이 식별된다.

그러므로, 다음의 최소 항들이 성립되어 위에서 언급한 범주 모두를 나타낼 수 있다.

M1 = 패킷이 IPv4 포맷 내에 있다

M2 = IP의 필드의 생존 시간이 1보다 크다

M3 = IP 헤더의 프로토콜 필드가 TCP 이다

M4 = 헤더 체크섬이 정확하다

M5 = 소스 TCP 포트가 80이다

M6 = 목적지 TCP 포트가 80이다

M7 = 소스 TCP 포트가 25이다

M8 = 목적지 TCP 포트가 25이다

그러므로, 템플릿들(62a 및 62c)은 HTTP 패킷들을 식별하고, 템플릿들(62b 및 62d)은 SNMP 패킷들을 식별한다. 그래서, 등식 1(Eq1)은 템플릿 62a, 62b, 62c 또는 62d 중 어느 하나가 참(true)이면 스위치 구조체(25)에 특정한 결과(예를 들어, 특정한 값을 갖는 태그)가 출력되어야 함을 지정한다.

더욱이, 최소 항들 M1 ... M8은 상기 인입 데이터 스트림에서 데이터 바이트의 상대적 위치에 대응하는 소정 순서로 관련 템플릿들(62a 및/또는 62b) 내에 배열된다. 도 3에 도시된 바와 같이, 최소 항 M1은 IP 패킷(32)의 제1 바이트(B1)와의 비교를 위해 구성되며, 최소 항 M2는 B1의 뒤를 잇는 IP 패킷(32)의 후속 바이트(B2)와의 비교를 위해 구성되며, 최소 항 M3은 B2의 뒤를 잇는 후속 바이트(B3)와의 비교를 위해 구성되며, 이런 식으로 계속된다. 그러므로, 인입 데이터 스트림에서 데이터 바이트의 상대적 위치에 기초한 순서로 최소 항들을 갖는 템플릿들(62)의 사용은 인입 데이터 스트림과 최소 항들간의 다중 동시 비교를 가능하게 한다. 그러므로, 인입 데이터 패킷은 다중 템플릿들과 비교되어, 상기 인입 데이터 패킷의 데이터 포맷뿐만 아니라 스위치 구조체(25)에 의해 수행될 작동이 무엇인지를 결정할 수 있다.

도 3은 본 발명의 실시예에 따라 패킷 분류기 모듈(24)을 나타내는 블록도이다. 도 3에 도시된 바와 같이, 네트워크 스위치 포트(20)는 MAC(22), 수신 FIFO 버퍼(27), 헤더 변경기(header modifier)(29) 및 패킷 분류기 모듈(24)을 포함한다. 상기 패킷 분류기 모듈(24)은 또한 네트워크 스위치 포트 필터로 칭해지기도 하며, 네트워크 스위치 포트(20)에서 인입 데이터 패킷의 버퍼-프리 식별(즉, 평가)을 위해, 그리고 수신되는 데이터 패킷의 유형에 기초해서 데이터 패킷에 대해 행해지는 작동을 지정하는 다중 태그들(multiple tags)을 스위치 구조체(25)에 제공하기 위해 구성된다. 구체적으로, 상기 패킷 분류기 모듈(24)은 상기 인입 데이터 패킷과, 각각의 데이터 포맷을 식별하도록 구성된 복수의 등식들의 복수의 템플릿들을 동시에 비교한다. 상기 패킷 분류기 모듈(24)은 상기 인입 데이터 패킷과 상기 복수의 템플릿들간의 비교에 기초해서, 상기 스위치 구조체(25)에 제공될 태그들을 동시에 발생한다.

구체적으로, 상기 패킷 분류기 모듈(24)은 복수의 템플릿들로부터 적어도 하나의 매칭된 템플릿을 검출함으로써 상기 인입 데이터 패킷을 식별하는 비교 결과를 발생한다. 상기 패킷 분류기 모듈(24)은 그런 다음 어느 등식들이 상기 매칭된 템플릿들에 대응하는지를 식별하여 이들 등식들에 의해 지정된 태그들을 발생한다.

도 3에 도시된 바와 같이, 상기 네트워크 스위치 포트 필터(24)는 최소 항 메모리(70), 프레임 식별기(72), 최소 항 제어기(74), 복수의 등식 코어 모듈들(78a, 78b, 78c 및 78d), 등식 결과 메모리(80) 및 pi_mod 인터페이스(84)를 포함한다. 도 3의 상기 네트워크 포트 필터는 또한 최소 항 메모리 제어기(81)를 포함한다.

프로세서 인터페이스 모듈(pi_mod)(82)은 상기 발생된 최소 항들을 호스트 CPU(26)로부터 최소 항 메모리(70)로 전송하는데 사용된다.

상기 최소 항 메모리(70)는 최소 항 값들(예를 들어, M1, M2, M3 및 등등)을 저장하도록 구성된다. 게다가, 상기 최소 항 메모리(70)는 상기 최소 항 메모리 제어기(81)에 의해 4개의 파티션들로 논리적으로 나누어지거나 분할될 수 있다.

상기 최소 항 메모리 제어기(81)는 상기 최소 항 메모리(70)에 최소 항 값들을 저장하고 검색하도록 구성된다. 상기 최소 항 메모리 제어기(81)는 또한 상기 pi-mod 인터페이스(84)로부터 최소 항 값을 검색하고 최소 항 제어기(74)로부터의 요구에 응답해서 최소 항 값들을 검색하도록 구성된다.

상기 최소 항 메모리 제어기(81)는 또한 상기 최소 항 메모리(70)를 4개의 논리 파티션들(71a, 71b, 71c 및 71d)로 논리적으로 분할하도록 구성된다. 상기 최소 항 메모리 제어기(81)는 도 5에 도시된 바와 같은 등식 식별기 필드의 2개의 최하위 비트에 기초해서, 각각의 등식의 각각의 최소 항의 위치에 기초해서 최소 항 값들을 저장하도록 구성된다.

도 5는 상기 최소 항 메모리(70)에서 최소 항 구조의 데이터 포맷을 나타내는 다이어그램이다. 서술된 실시예에 따라, 상기 최소 항들은, 등식 식별기 필드(110)의 2개의 최하위 비트에 기초해서 비교되는 데이터 바이트의 상대적 위치에 대응하는 순서로 상기 최소 항 메모리(70)에 저장된다. 그러므로, 등식의 제1 데이터 바이트와 비교되고 2개의 최하위 비트가 "00"으로 지정된 모든 최소 항들은 상기 최소 항 메모리(70)의 논리 파티션(71a)의 제1 부분에 함께 저장되며, 제2 데이터 바이트와 비교되는 최소 항들이 뒤를 이으며, 이런 식으로 계속된다.

대안적으로, 상기 최소 항들은, IP 헤더 내의 관련 정보뿐만 아니라 비교되는 데이터 바이트의 상대적 위치에 기초한 순서로 저장될 수 있다. 그러므로, 상기 최소 항들은 소스 IP 어드레스, 목적지 IP 어드레스, 및 소스 및 목적지 포트들을 제공하는 데이터 바이트들의 시퀀스를 비교하는 순서로 저장될 수 있으며, 이 경우, IP 프레임의 시작에서 비-관련 데이터 바이트들은 상기 최소 항 메모리(70)의 시작에서 저장된 최소 항들과는 관련없을 것이며 또한 상기 최소 항 메모리(70)의 효율성을 향상시킨다.

각각의 테이블 엔트리(90)는 최소 항부(min term portion) 및 평가부(evaluation portion)를 포함한다. 상기 최소 항부는 마스크 필드(MASK)(94), 예측된 데이터 필드(EXP_DATA)(96) 및 오퍼레이터필드(OPERATOR)(98)를 포함한다. 상기 최소 항 메모리(70)의 테이블 엔트리(90)의 위치에 기초해서, 상기 최소 항 제어기(74)는 IP 패킷의 시작(64)과 관련해서, IP 패킷(32)의 어느 바이트가 대응하는 최소 항과 비교되어야 하는지를 결정할 수 있다. 상기 마스크 필드(94)는 비교들을 실행할 때 상기 최소 항 발생기(76)에 의해 사용되는 마스크이며, 상기 마스크가 1로 설정된 비트를 가지면, 그 값이 비교되고, 마스크 값이 필드 내에서 제로값을 가지면, 상기 비교는 돈 케어(don't care)이다. 상기 예측 데이터 필드(96)는 IP 패킷(32)의 관련 데이터 바이트와 비교될 예측 데이터를 지정한다. 상기 오퍼레이터 필드(98)는 상기 최소 항 발생기에 의해 실행되는 비교의 유형, 예를 들어 보다 작은, 보다 작거나 같은, 같은, 보다 큰, 보다 크거나 같은, 그리고 같지 않은을 지정한다.

상기 평가부는 브랜치부(100), 상기 최소 항부의 비교가 참(true)인 경우의 응답부(RINP1)(102), 상기 최소 항부의 비교가 거짓(false)인 경우의 제2 응답부(RINP0)(106) 및 등식 식별기(110)를 포함한다. 상기 브랜치부(100)는 등식에서 OR 항의 순서를 지정하며, 예를 들어, 도 2 및 4에 도시된 바와 같은 최소 항 M1은 0000 1111로 설정된 그 브랜치부를 가질 것이며, 이것은 등식 식별기 필드(110)에 지정된 등식의 처음 4개의 브랜치들이 대응하는 최소 항을 포함하도록 되어 있음을 나타낸다. 상기 브랜치부에 대한 8 비트의 사용은 임의의 주어진 등식에 최대 8개의 브랜치가 존재한다는 것을 나타낸다.

상기 응답부(102)는 상기 최소 항부가 상기 비교된 데이터 바이트와 관련해서 참인 것으로 평가되는 경우에 수행될 동작을 지정한다. 특히, 등식의 결과가 결정되고 최소 항 결과가 참이면 최종 비트(finish bit)(FIN)는 1로 설정되고, 평가 처리가 최초 상태(init)로 복귀해야 하고 최소 항 결과가 참이면 최초 상태로의 복귀(the back to initial)(BINIT)는 1로 설정된다. 예를 들어, 최소 항 M1의 경우, 상기 최소 항 결과가 참이면 추가의 비교들이 필요하기 때문에, RINP1의 FIN 비트와 BINIT 비트는 0으로 설정된다. 최소 항들 M5, M6, M7 및 M8의 경우, 도 2에 도시된 바와 같이 "참"의 비교 결과가 평가의 종료로 되기 때문에, RINP1의 FIN 비트는 1로 설정된다.

상기 응답부(106)는 상기 최소 항부가 상기 비교된 데이터 바이트와 관련해서 거짓으로 평가되는 경우에 수행될 동작을 지정한다. 특히, 등식의 결과가 결정되고 최소 항 결과가 거짓이면 최종 비트(FIN)는 1로 설정되고, 평가 처리가 최초 상태(init)로 복귀해야 하고 최소 항 결과가 거짓이면 최초 상태로의 복귀(the back to initial)(BINIT)는 1로 설정된다. 예를 들어, 최소 항 M1의 경우, 도 2에 도시된 바와 같이, 상기 최소 항 결과 M1이 거짓이었다면 등식이 INIT 상태로 복귀하도록, RINP1의 FIN 비트는 0으로 설정되고 BINIT 비트는 1로 설정된다.

상기 등식 식별기 필드(110)는 최소 항이 대응되는 등식(또는 등식에 단지 하나의 템플릿이 존재하면 템플릿)을 식별한다.

그러므로, 등식 코어(78a ... 78d)는 임의의 지정된 등식이 인입 데이터 스트림과 매칭하는 템플릿(62)을 갖는지를 결정한다. 상기 인입 데이터 스트림과 다중 템플릿들(62)과의 다중 동시 비교들에 기초해서, 등식 코어 모듈(78a ... 78d)은 매칭 등식(matching equation)을 식별할 수 있고 상기 스위치 구조체(25)에 대해 그 매칭된 등식을 돕기 위해 상기 매칭된 등식에 대응하는 적절한 태그(tag)를 발생할 수 있다. 원한다면, 상기 코어(78a ... 78d)도 또한 상기 데이터를 상기 스위치에 전송하기 전에, 헤더 변경기(29)에 명령을 출력하여, 층 2 헤더, 층 3 헤더 또는 둘 모두를 변경한다.

도 3으로 되돌아가면, 패킷 분류기(24)는 또한 수신되는 층 2 프레임의 유형을 식별하도록, 특히 수신되는 층 2 프레임의 유형(예를 들어, 이더넷, IEEE 802 내지 3, 등등)을 식별하도록 구성된 프레임 식별기(72)를 포함하여, 층 2 패킷(30) 내에서 IP 패킷(32)의 시작 위치(64)를 식별할 수 있다.

상기 최소 항 제어기(74)는 상기 최소 항 메모리(82)를 통해 IP 프레임(32)의 선택된 바이트에 대응하는 최소 항 메모리(70)로부터 최소 항들을 페치하도록 구성된다. 최소 항 제어기(74)는 또한 층 2 프레임의 유형을 지정하는 상기 프레임 식별기(72)로부터 프레임 유형(frm_type) 신호의 수신에 응답해서 시작 포인트(64)의 실제의 바이트 위치(byte_location)를 지정하도록 구성된 위치 변환기(82)를 포함한다. 그러므로, 상기 최소 항 제어기(74)는 IP 패킷의 시작의 검출에 응답해서, IP 패킷(32)의 제1 바이트(B1)와 비교될 모든 최소 항들, 예를 들어 도 6의 등식들 Eq1, Eq2 및 Eq3에 대한 최소 항들 M1, M9 및 M14를 최소 항 메모리 제어기(81)에 요구한다. 상기 최소 항 메모리 제어기(81)는 그런 다음 최소 항 값들(M_STRU INFO)을 4-와이어 시리얼 버스(four-wire serial bus)를 통해 상기 최소 항 발생기(76)와 등식 코어 모듈들(78a ... 78d)에 전송한다.

상기 최소 항 발생기(76)는 상기 최소 항 제어기(74)에 의해 페치된 복수의등식들의 최소 항들과 인입 데이터 스트림의 선택된 바이트간의 실제의 최소 항 비교들을 실행한다. 임의의 주어진 수신된 바이트는 4개 등식들까지의 최소 항들과 비교될 수 있다. 그렇지만, 상기 최소 항 발생기(76)는 단지 각각의 대응하는 바이트에 대해 최대 32개의 최소 항들을 비교하도록 구성된다. 그러므로, 임의의 주어진 수신된 바이트에 있어서, 최소 항 발생기는 32개의 최소 항 비교들까지 수행할 수 있으며, 32개의 최소 항들은 4 이하의 등식들에 대해 분배될 수 있다. 요컨대, 상기 최소 항 발생기(76)는 4개의 최소 항 발생기들(76a ... 76d)로 논리적으로 분할될 수 있다.

상기 최소 항 발생기(76)는 8 클록 주기마다 1회씩 MAC 인터페이스(22)로부터 전송되는 인입 데이터 패킷의 인입 바이트를 수신하도록 구성된다. 상기 최소 항 발생기(76)는 도 6에 도시된 바와 같이 모든 클록 주기 동안 상기 수신된 바이트와 복수의 등식들의 최소 항들을 비교하도록 구성된다.

도 6은 수신된 바이트에 대한 비교 주기 동안 최소 항들이 4개의 등식들과 관련되어 있는 도 3의 최소 항 발생기(76)를 도시한다. 수신된 바이트(120)는 네트워크 스위치 포트 필터(24)의 8 클록 주기마다 1회씩 상기 최소 항 발생기(76)에 전송되기 때문에, 상기 최소 항 발생기에서의 비교 주기(126)는 상기 네트워크 스위치 포트 필터(24)의 8 클록 주기를 포함한다. 상기 수신된 바이트(120)는 클록 주기 0(124a)에서 상기 최소 항 발생기(76)에 의해 수신되고 예를 들어 등식들(122a ... 122d)의 M1, M1, M2 및 M4와 각각 비교된다. 클록 주기 1(124b)에서, 상기 최소 항 발생기(76)는 등식들(122a ... 122d)의 M2, M4, M3 및 M4와 각각비교된다. 상기 비교들은 비교 주기(126)가 종료할 때까지 계속된다. 다음의 비교 주기 동안, 상기 최소 항 발생기(76)는 후속의 인입 데이터 바이트와 이 후속의 인입 데이터 바이트와 관련된 최소 항들을 동시에 비교한다. 이 방법에서, 상기 최소 항 발생기(76)에 의해 다중 최소 항 비교들이 발생되어 등식 코어 모듈들(78a ... 78d)로 전송된다.

도 3으로 되돌아가서, 상기 등식 코어 모듈들(78a ... 78d)은 상기 최소 항 발생기(76)로부터 수신된 최소 항 비교 결과들 및 대응하는 선택된 등식에 대한 대응하는 등식 식별기에 기초해서 대응하는 프레임 태그를 동시에 발생하도록 구성된다. 등식 코어 모듈들(78a ... 78d)은 등식 식별기 필드의 2개의 최하위 비트에 기초해서 등식들을 평가한다. 예를 들어, 도 5의 등식(122a)의 등식 식별기 필드는 '00'으로 지정되고 등식(122b)의 등식 식별기 필드는 '01'로 지정된다. 등식 코어 모듈(78a)은 등식(122a)을 평가하여 상기 최소 항 발생기(76)로부터의 최소 항 결과들에 기초해서 대응하는 프레임 태그를 발생하고 반면에 등식 코어 모듈(78b)은 등식(122b)을 동시에 평가하여 대응하는 프레임 태그를 발생한다. 각각의 코어 모듈(78a ... 78d)로부터의 결과들은 대응하는 등식 결과 메모리(80a ... 80d)에 저장된다.

위에서 언급된 실시예에 따라, 네트워크 스위치 포트는 최소의 버퍼링으로 대응하는 프로토콜을 식별하도록 구성된 다중 템플릿들과 데이터 패킷의 인입 데이터 스트림간의 다중 동시 비교들을 수행할 수 있는 필터를 포함한다. 이더넷 애플리케이션들에서, 버퍼링 요구는 1500 바이트만큼 크게 될 수도 있다. 상기 네트워크 스위치 포트 필터(24)는 프레임 태그들을 병렬로 동시에 발생하는 다중 등식 코어 모듈(78a ... 78d)을 포함하기 때문에, 상기 네트워크 스위치 포트 필터(24)는 인입 데이터 패킷들의 와이어 레이트(wire rate)를 유지하여, 인입 데이터의 버퍼링에 대한 필요성을 감소시킬 수 있다. 그러므로, 대규모 FIFO 버퍼의 필요성을 없앰으로써 네트워크 스위치 포트(20)의 총비용이 감소된다. 게다가, 상기 다중 동시 비교들은 네트워크 스위치(12)로 하여금 100 Mbps 및 기가비트 네트워크들에 대한 층 3 스위칭을 상기 네트워크 스위치에서 차단(blocking)없이 수행할 수 있게 한다. 마지막으로, 프로세싱이 시작할 수 있기 전에 수신될 전체 헤더를 요구하는 프로그램가능 논리 어레이들(PLAs)과 같은 다른 방식과는 달리, 상기 다중 동시 비교들은 데이터가 수신되는 순서로 실시간 비교들이 수행될 수 있게 한다.

현재 고려되고 있는 것이 가장 실제적인 양호한 실시예인 것으로 본 발명을 서술하였지만, 본 발명은 서술된 실시예들에 제한되지 않으며, 대조적으로 본 발명의 정신 및 범주 내에 포함되는 다양한 변형 및 등가의 장치들을 포함하는 것으로 이해하여야 한다.

Claims

인입 데이터 패킷을 평가하도록 구성된 네트워크 스위치 필터에 있어서,

복수의 등식들의 최소 항들을 저장하도록 구성된 최소 항 메모리 - 각각의 최소 항은 상기 인입 데이터 패킷의 대응하는 선택된 바이트와의 비교를 위해 고정값을 지정하고, 각각의 등식은 대응하는 등식 식별기에 의해 식별된다 - 와;

상기 인입 데이터 패킷의 수신된 바이트와 이 수신된 바이트에 대응하는 최소 항들을 동시에 비교하고 최소 항 비교 결과들을 발생하도록 구성된 최소 항 발생기와; 그리고

복수의 등식 코어 모듈들 - 각각의 등식 코어 모듈은 대응하는 선택된 등식에 대한 대응하는 등식 식별기와 최소 항 비교 결과들에 기초해서 대응하는 프레임 태그를 동시에 발생하도록 구성된다 - 을 포함하는 것을 특징으로 하는 네트워크 스위치 포트 필터.
제1항에 있어서,

각각의 등식의 최소 항들을 수신하도록 구성된 중앙 처리 장치 인터페이스와; 그리고

각각의 등식의 대응하는 등식 식별기에 기초해서 최소 항 메모리에 각각의 등식의 최소 항들을 저장하도록 구성된 최소 항 메모리 제어기를 더 포함하는 것을 특징으로 하는 네트워크 스위치 포트 필터.
제2항에 있어서, 상기 최소 항 제어기는 상기 대응하는 등식 식별기의 두 개의 최하위 비트에 기초해서 상기 최소 항 메모리에 각각의 등식의 최소 항 값들을 저장하도록 구성되는 것을 특징으로 하는 네트워크 스위치 포트 필터.
제1항에 있어서, 상기 최소 항 발생기는 8 클록 주기들마다 1회씩 상기 인입 데이터 패킷의 상기 수신된 바이트를 수신하도록 더 구성되는 것을 특징으로 하는 네트워크 스위치 포트 필터.
제4항에 있어서, 상기 최소 항 발생기는 등식 코어 모듈들의 수에 기초해서 클록 주기 당 1회씩 상기 인입 데이터 패킷의 상기 수신된 바이트와 이 수신된 바이트에 대응하는 최소 항들을 동시에 비교하도록 더 구성되는 것을 특징으로 하는 네트워크 스위치 포트 필터.
제3항에 있어서, 상기 최소 항 메모리에 각각 저장된 최소 항의 위치는 층 2 패킷 내의 IP 프레임의 시작과 관련되어 있는 것을 특징으로 하는 네트워크 스위치 포트 필터.
제1항에 있어서, 각각의 등식 코어 모듈은 상기 인입 데이터 패킷의 와이어 레이트(wire rate)에서 그리고 상기 인입 데이터 패킷의 종료 전에 상기 프레임 태그를 발생하는 것을 특징으로 하는 네트워크 스위치 포트 필터.
네트워크 스위치 포트에서 인입 데이터 패킷을 평가하는 방법에 있어서,

최소 항 메모리에 복수의 등식들의 최소 항 값들을 저장하는 단계 - 각각의 최소 항은 인입 데이터 패킷의 대응하는 선택된 바이트와의 비교를 위해 고정값을 지정하고 각각의 등식은 각각의 등식 식별기를 포함한다 - 와;

상기 인입 데이터 패킷의 수신된 바이트와 이 수신된 바이트에 대응하는 최소 항들을 동시에 비교하는 단계 및 최소 항 비교 결과들을 최소 항 발생기로 동시에 발생하는 단계와; 그리고

복수의 등식 코어 모듈들로부터 복수의 프레임 태그들을 동시에 발생하는 단계 - 각각의 등식 코어 모듈은 대응하는 선택된 등식에 대한 대응하는 등식 식별기와 최소 항 비교 결과들에 기초해서 대응하는 프레임 태그를 동시에 발생하도록 구성된다 - 를 포함하는 것을 특징으로 하는 평가 방법.
제8항에 있어서,

상기 복수의 등식들의 최소 항들을 중앙 처리 장치 인터페이스로부터 수신하는 단계와; 그리고

각각의 등식의 상기 대응하는 등식 식별기에 기초해서 상기 최소 항 메모리에 각각의 등식의 최소 항들을 저장하는 단계를 더 포함하는 것을 특징으로 하는 평가 방법.
제9항에 있어서, 상기 저장하는 단계는 각각의 등식 식별기 필드의 두 개의 최하위 비트에 기초해서 상기 최소 항 메모리에 최소 항들을 저장하는 단계를 포함하는 것을 특징으로 하는 평가 방법.
제8항에 있어서, 상기 동시에 비교하는 단계는 상기 최소 항 발생기에 의해 8 클록 주기마다 1회씩 상기 인입 데이터 패킷의 상기 수신된 바이트를 수신하는 단계를 포함하는 것을 특징으로 하는 평가 방법.
제11항에 있어서, 상기 동시에 비교하는 단계는 등식 코어 모듈들의 수에 기초해서 클록 주기 당 1회씩 상기 인입 패킷의 상기 수신된 바이트와 이 수신된 바이트에 대응하는 최소 항들을 동시에 비교하는 단계를 더 포함하는 것을 특징으로 하는 평가 방법.
제8항에 있어서, 상기 저장하는 단계는 층 2 패킷 내의 IP 프레임의 상대적 시작에 기초해서 상기 최소 항 메모리에 각각의 최소 항을 위치시키는 단계를 더 포함하는 것을 특징으로 하는 평가 방법.
제8항에 있어서, 상기 동시에 발생하는 단계는 각각의 등식 코어 모듈이 상기 인입 데이터 패킷의 와이어 레이트에서 그리고 상기 인입 데이터 패킷의 종료전에 상기 각각의 프레임 태그를 발생하는 단계를 포함하는 것을 특징으로 하는 평가 방법.