KR20030021004A - 연산 증폭기의 이득 제어 회로 - Google Patents

Abstract

본 발명은 오픈 컬렉터 로직을 이용하여 연산 증폭기의 입력 저항의 합성 저항 값을 변화시켜 연산 증폭기의 이득을 달리하는 연산 증폭기의 이득 제어 회로를 제공한다. 상기 연산 증폭기는 두 개의 입력 단자와 하나의 출력 단자를 가진다. 상기 두 개의 입력 단자 중 하나는 입력 신호가 입력 저항을 통과하여 입력되고, 다른 하나는 그라운드와 접속되어 있다. 또한 연산 증폭기는 상기 출력 단자에서 입력 단자로 귀환되는 귀환 저항이 접속되어 있다. 상기 입력 저항은 입력신호가 입력되는 신호원 입력 단자와 상기 귀환 저항이 접속된 연산 증폭기의 입력 단자 사이에 적어도 하나 이상으로 접속되어 있다. 그리고 상기 입력 저항의 접속 노드 각각의 일측단에 풀다운 저항이 접속되어 있다. 상기 풀다운 저항의 타측에는 오픈 컬렉터 로직이 접속되어 있다. 상기 오픈 컬렉터 로직은 제어 신호에 응답하여 상기 풀다운 저항의 타측을 선택적으로 그라운드에 접속시켜 상기 입력 저항의 합성 저항 값을 변화시킨다.

Description

연산 증폭기의 이득 제어 회로{GAIN CONTROL CIRCUIT FOR IN OPERATIONAL AMPLIFIER}

본 발명은 연산 증폭기에 관한 것으로, 특히 연산 증폭기의 이득을 달리할 수 있도록 한 연산 증폭기의 이득 제어 회로에 관한 것이다.

많은 전자기기들에서는 입력 신호를 증폭하기 위하여 연산 증폭기를 널리 사용하고 있다. 통상 상기 연산 증폭기는 신호원 입력 단자와 연산 증폭기의 입력 단자 사이에 접속된 다수의 입력 저항과 상기 입력 저항의 각 양단에 접속된 아날로그 스위치를 온/오프(on/off)하여 입력 저항의 합성 저항 값을 가변함으로써 이득을 제어하고 있다.

도 1은 종래 기술에 따른 연산 증폭기의 이득 제어 회로도이다. 도 1을 참조하면, 연산 증폭기(OP-AMP)의 이득 제어 회로는 신호원 입력 단자와 연산 증폭기(OP-AMP)의 입력 단자 사이에 직렬로 접속된 입력 저항( R₁~ R₄)의 각 양단에 연결된 아날로그 스위치( S₁~ S₄)를 제어 신호( CTRL₁~ CTRL₄)에 따라 온/오프하여 상기 입력 저항( R₁~ R₄)의 합성 저항 값을 변화시킨다. 예를 들면, 상기 S₁에 공급되는 제어 신호 CTRL₁이 활성화되어 S₁이 "온"될 경우, 입력 저항( R₁~ R₄)의 합성 저항 값은 R₂+ R₃+ R₄가 된다. 따라서 상기 제어 회로의 증폭도는 R_f/( R₂+ R₃+ R₄)가 된다. 상기와 같은 방법으로 아날로그 스위치( S_i)를 선택적으로 스위칭하여 연산 증폭기(OP-AMP)의 이득을 제어한다.

상기에서 설명된 연산 증폭기의 이득 제어 회로는 일례로써 입력 저항( R₁1 ~ R₄)과 아날로그 스위치( S₁~ S₄)를 각각 4개씩 구성하여 설명한 것이며, 입력 저항과 아날로그 스위치의 수를 변화시켜 상기와 다른 예를 실시할 수 있다.

상기와 같이 구성된 이득 제어 회로는 이득 제어를 위해서 아날로그 스위치를 사용한다. 그런데 최근 아날로그 스위치의 생산이 감소됨에 따라 상기 아날로그 스위치를 기타 다른 스위치로 대체해야할 필요성이 대두되고 있다.

따라서 본 발명의 목적은 상기 아날로그 스위치 대용으로 입수가 용이한 오픈 컬렉터 로직을 사용하여 연산 증폭기의 이득을 제어하는 연산 증폭기의 이득 제어 회로를 제공함에 있다.

도 1은 종래 기술에 따른 연산 증폭기의 이득 제어 회로도,

도 2는 본 발명의 바람직한 실시 예에 따른 연산 증폭기의 이득 제어 회로도.

상기 목적을 달성하기 위한 본 발명은 두 개의 입력 단자를 가지는 연산 증폭기의 이득을 제어하는 회로에 있어서, 두 개의 입력 단자를 가지는 연산 증폭기와, 상기 연산 증폭기의 출력 단자와 상기 두 개의 입력 단자 중 적어도 하나의 입력 단자 사이에 접속된 귀환 저항과, 입력 신호가 입력되는 신호원 입력 단자와 상기 귀환 저항이 접속된 연산 증폭기의 입력 단자 사이에 적어도 하나 이상으로 접속된 입력 저항과, 상기 입력 저항의 접속 노드 각각의 일측단에 접속되어진 풀다운 저항과, 상기 풀다운 저항의 타측에 접속된 출력 단자들이 오픈 컬렉터의 형태를 가지며, 제어 신호에 응답하여 상기 풀다운 저항의 타측을 선택적으로 그라운드에 접속시켜 상기 입력 저항의 합성 저항 값을 변화시키는 오픈 컬렉터 로직들로 구성함을 특징으로 한다.

이하 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.

도 2는 본 발명의 바람직한 실시 예에 따른 연산 증폭기의 이득 제어 회로도이다. 도 2를 참조하면 연산 증폭기의 이득 제어 회로는 연산 증폭기(OP-AMP), 입력 저항( R₁~ R₄), 풀다운 저항( R₅~ R₈), 다수의 오픈 컬렉터 로직( L₁~ L₄),귀환 저항( R_f)으로 구성된다.

상기 연산 증폭기(OP-AMP)는 두 개의 입력 단자와 하나의 출력 단자를 가진다. 상기 두 개의 입력 단자 중 하나는 입력 신호가 상기 입력 저항( R₁~ R₄)을 통과하여 입력되고, 다른 하나는 그라운드와 접속되어 있다. 상기 귀환 저항( R_f)은 상기 연산 증폭기(OP-AMP)의 출력 단자에서 상기 신호가 입력되는 입력 단자로 귀환(feedback)되는 저항이다. 상기 입력 저항( R_f~ R₄)은 입력 신호가 입력되는 신호원 입력 단자와 상기 귀환 저항( R_f)이 접속된 연산 증폭기(OP-AMP)의 입력 단자 사이에 접속되어 있다. 그리고 상기 풀다운 저항( R₅~ R₈)은 상기 입력 저항( R₁~ R₄)의 접속 노드 각각의 일측단에 접속되어 있다.

상기 다수의 오픈 컬렉터 로직( L₁~ L₄)은 제어 신호( CTRL₁~ CTRL₄)에 대응하여 상기 풀다운 저항( R₅~ R₈)의 타측을 선택적으로 그라운드에 접속시켜 상기 입력 저항( R₁~ R₄)의 합성 저항 값을 변화시킨다. 이러한 오픈 컬렉터 로직의 예로서는 범용적으로 사용되는 "74LS09"를 사용할 수 있다. 예를 들면, 상기 제어 신호 CTRL₁에 의해 오픈 컬렉터 로직 L₁내의 최종 출력 드라이브 트랜지스터가 턴 온(turn on)되면, 출력 단자가 상기 출력 드라이브 트랜지스터의 콜렉터-에미터 간을 통해 그라운드에 접속되어 풀다운 저항 R₅는 입력 저항에 접속된다. 상기 입력 저항의 합성 저항 값은 ( R₁R₅/ R₁+ R₅) + R₂+ R₃+ R₄가 된다.따라서 상기 제어 회로의 증폭도는 R_f/ [( R₁R₅/ R₁+ R₅) + R₂+ R₃+ R₄]가 된다.

상기와 같이 구성된 연산 증폭기의 이득 제어 회로는 오픈 컬렉터 로직을 이용하여 상기 풀다운 저항의 타측을 선택적으로 그라운드에 접속시킴으로써 상기 입력 저항의 합성 저항 값을 가변하여 연산 증폭기의 이득을 제어할 수 있다.

상기에서 설명된 연산 증폭기의 이득 제어 회로는 입력 저항( R₁~ R₄)과 아날로그 스위치( S₁~ S₄)를 각각 4개씩 설정하여 설명한 것이며, 입력 저항과 아날로그 스위치 수를 변형하여 상기와 다른 예를 실시 할 수 있다.

상술한 바와 같이 본 발명은 아날로그 스위치 대용으로 오픈 컬렉터 로직을 사용하여 이득을 제어함으로써, 아날로그 스위치를 대체하는 효과가 있다.

Claims (1)

1. 두 개의 입력 단자를 가지는 연산 증폭기의 이득을 제어하는 회로에 있어서,

   상기 연산 증폭기의 출력 단자와 상기 두 개의 입력 단자 중 적어도 하나의 입력 단자 사이에 접속된 귀환 저항과,

   입력 신호가 입력되는 신호원 입력 단자와 상기 귀환 저항이 접속된 연산 증폭기의 입력 단자 사이에 적어도 하나 이상으로 접속된 입력 저항과,

   상기 입력 저항의 접속 노드 각각의 일측단에 접속되어진 풀다운 저항과,

   상기 풀다운 저항의 타측에 접속된 출력 단자들이 오픈 컬렉터의 형태를 가지며, 제어 신호에 응답하여 상기 풀다운 저항의 타측을 선택적으로 그라운드에 접속시켜 상기 입력 저항의 합성 저항 값을 변화시키는 오픈 컬렉터 로직들로 구성함을 특징으로 하는 연산 증폭기의 이득 제어 회로.