KR20030015644A - Method of manufacturing a BICMOS device using Si-Ge - Google Patents
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Abstract
Description
본 발명은 규소게르마늄을 이용한 바이씨모스 소자 제조 방법에 관한 것으로, 특히 반도체 기판 상에 게르마늄(Ge)이 포함된 에피택셜층을 베이스로 하는 바이폴라 트랜지스터와 CMOS 트랜지스터를 동시에 형성하는 규소게르마늄을 이용한바이씨모스 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bisMOS device manufacturing method using silicon germanium, and more particularly, to a bipolar transistor based on an epitaxial layer containing germanium (Ge) on a semiconductor substrate and a silicon using germanium to form a CMOS transistor. It relates to a CMOS device manufacturing method.
동작속도가 빠른 바이폴라 트랜지스터와 전력소모가 낮은 CMOS 트랜지스터로 구성되는 BICMOS 소자를 이용하면 한 종류의 트랜지스터만을 이용하는 경우보다 성능이 우수한 회로의 구현이 가능해진다.The BICMOS device, which consists of a bipolar transistor with a fast operating speed and a low-power CMOS transistor, enables the circuit to perform better than using only one type of transistor.
BICMOS 소자를 제조하는 방법에 대해서는 이미 다수의 방법이 공지되어 있으며, 대부분은 다결정 규소를 증착하는 횟수에 따라 A형과 B형으로 나누어진다.A number of methods are already known for manufacturing BICMOS devices, and most of them are divided into A-type and B-type depending on the number of polycrystalline silicon deposition.
도 1a 내지 도 1e는 종래의 바이씨모스 소자 제조 방법을 설명하기 위한 단면도이다.1A to 1E are cross-sectional views for explaining a conventional bi-MOS device manufacturing method.
도 1a 내지 도 1e에 도시된 바이씨모스 소자의 제조 방법은 A형으로써, 한번의 증착 공정 및 패터닝 공정을 통해 다결정 규소로 CMOS의 게이트 및 바이폴라 트랜지스터의 에미터가 형성되며, 그 공정 단계는 다음과 같이 이루어진다.The method of manufacturing the bi-MOSMOS device shown in FIGS. 1A to 1E is A-type, and the gate and the bipolar transistor emitters of the CMOS are formed of polycrystalline silicon through one deposition process and a patterning process. It is done as follows.
도 1a를 참조하면, 소정의 포토 리소그라피 공정 및 이온 주입 공정을 통하여 P형 반도체 기판(11)의 제 1 영역에 비소(As)가 주입된 n+형의 바이폴라 매몰층(12)이 형성되고, NMOS 트랜지스터가 형성될 제 2 영역에 붕소(B)가 주입된 p+형의 NMOS 매몰층(13)이 형성되며, PMOS 트랜지스터가 형성될 제 3 영역에 인(P)이 주입된 n+형의 PMOS 매몰층(14)이 형성된다.Referring to FIG. 1A, an n + type bipolar buried layer 12 having arsenic (As) implanted into a first region of a P-type semiconductor substrate 11 is formed through a predetermined photolithography process and an ion implantation process. P + type NMOS buried layer 13 implanted with boron (B) is formed in the second region where the NMOS transistor is to be formed, and n + type implanted with phosphorus (P) in the third region where the PMOS transistor is to be formed. The PMOS buried layer 14 is formed.
이후, 약 1000nm 내외의 두께로 규소 에피택셜 층(도시되지 않음)을 증착하고, 그 상부에 패드 산화막(도시되지 않음) 및 규소 질화막(도시되지 않음)을 순차적으로 증착한다. 규소 질화막을 증착한 후 소정의 포토 리소그라피/식각 공정을 통해 규소 질화막 패턴(도시되지 않음)을 형성한다. 규소 질화막 패턴은 소자가 형성될 액티브 영역에만 잔류되며, 액티브 영역이 산화되지 않도록 보호하는 역할을 한다.Thereafter, a silicon epitaxial layer (not shown) is deposited to a thickness of about 1000 nm, and a pad oxide film (not shown) and a silicon nitride film (not shown) are sequentially deposited thereon. After depositing the silicon nitride film, a silicon nitride film pattern (not shown) is formed through a predetermined photolithography / etch process. The silicon nitride film pattern remains only in the active region where the device is to be formed and serves to protect the active region from oxidation.
이후, 열산화 공정 등과 같은 통상의 공정을 통해 반도체 기판(11)의 소정 영역에 약 600nm 내외의 두께를 갖는 열산화막(15)을 형성한 후 습식 식각으로 규소 질화막 패턴을 제거한다.Thereafter, a thermal oxide film 15 having a thickness of about 600 nm is formed in a predetermined region of the semiconductor substrate 11 through a conventional process such as a thermal oxidation process, and the silicon nitride film pattern is removed by wet etching.
상기와 같이 규소 질화막 패턴을 제거한 후 소정의 포토 리소그라피 공정 및 이온 주입 공정을 통해 N형 콜렉터(16), n-웰(17), N+형 콜렉터 연결부(Plug; 18), p-웰(19) 및 P+형 진성(intrinsic) 베이스(20)를 형성한다. N형 콜렉터(16), n-웰(17), N+형 콜렉터 연결부(18), p-웰(19) 및 P+형 진성 베이스(20)는 포토 리소그라피 공정 및 이온 주입 공정에 따라 순서를 변경하여 형성할 수 있으며, 도전형에 따라 마스크를 중복 사용하는 마스크 공유도 가능하다.After removing the silicon nitride film pattern as described above, the N-type collector 16, the n-well 17, the N + type collector connection (Plug; 18), and the p-well (19) through a predetermined photolithography process and an ion implantation process ) And P + type intrinsic base 20. The N-type collector 16, the n-well 17, the N + type collector connection 18, the p-well 19 and the P + type intrinsic base 20 are ordered according to the photolithography process and the ion implantation process. It can be formed by changing, and mask sharing using the mask can also be used depending on the conductivity type.
습식 식각으로 패드 산화막을 제거하고 열 산화 공정을 통해 게이트 산화막(21)을 형성한다.The pad oxide layer is removed by wet etching, and the gate oxide layer 21 is formed through a thermal oxidation process.
한편, 상기와 같이 패드 산화막이 형성되어 있는 상태에서 이온 주입을 실시하여 N형 콜렉터(16), n-웰(17), N+형 콜렉터 연결부(18), p-웰(19) 및 P+형 진성 베이스(20)를 형성하는 방법과는 다르게, 게이트 산화막(21)을 먼저 형성 후에 포토 리소그라피 공정을 수행하고 이온 주입을 실시하여 N형 콜렉터(16), n-웰(17), N+형 콜렉터 연결부(18), p-웰(19) 및 P+형 진성 베이스(20)를 형성하는 것도 가능하다. 또한, 웰(17 및 19)을 형성하기 위한 이온 주입 공정을 실시한 후 추가로 CMOS 문턱전압(Threshold voltage; VT) 조절용 이온주입 공정을 실시할 수도 있다.On the other hand, ion implantation is performed while the pad oxide film is formed as described above, whereby the N-type collector 16, the n-well 17, the N + type collector connection 18, the p-well 19, and P + Unlike the method of forming the intrinsic base 20, the gate oxide film 21 is first formed, followed by a photolithography process and ion implantation to perform the N-type collector 16, the n-well 17, and the N +. It is also possible to form the type collector connection 18, the p-well 19 and the P + type intrinsic base 20. In addition, an ion implantation process for forming the wells 17 and 19 may be performed, followed by an ion implantation process for adjusting the CMOS threshold voltage (V T ).
도 1b를 참조하면, 포토 리소그라피 공정 및 식각 공정으로 P+형 진성 베이스(20) 상부의 소정 영역 및 N+형 콜렉터 연결부(18) 상부의 게이트 산화막(21)을 제거하여 바이폴라의 액티브 영역과 다결정 규소가 접촉할 영역을 확정한다.Referring to FIG. 1B, a photolithography process and an etching process remove a predetermined region on the P + -type intrinsic base 20 and a gate oxide layer 21 on the N + -type collector connection 18 to remove the active region and the polycrystal of the bipolar. Determine the area where silicon will contact.
도 1c를 참조하면, 전체 상부에 다결정 규소를 증착한 후 포토 리소그라피/건식 식각 공정을 통해 다결정 규소를 부분적으로 제거하고, 게이트 산화막(21)이 제거된 영역 및 n-웰(17)과 p-웰(19) 상부의 소정 영역에만 잔류시켜 바이폴라의 에미터(23), 바이폴라의 콜렉터 전극(24), NMOS의 게이트(25) 및 PMOS의 게이트(26)를 각각 형성한다.Referring to FIG. 1C, after the polycrystalline silicon is deposited on the entire surface, the polycrystalline silicon is partially removed through a photolithography / dry etching process, the region where the gate oxide layer 21 is removed, and the n-well 17 and p− The bipolar emitter 23, the bipolar collector electrode 24, the NMOS gate 25 and the PMOS gate 26 are formed by remaining only in a predetermined region above the well 19, respectively.
이때, 다결정 규소를 전도체로 만드는 방법으로는 다결정 규소를 증착하는 상태에서 도펀트(Dopant)를 주입하는 인-시투 도핑(In-situ doping) 방법이나, 다결정 규소를 증착한 후 도펀트를 주입하고 열처리하는 방법 등이 있다.In this case, a method of making polysilicon into a conductor is an in-situ doping method in which a dopant is injected in a state in which polycrystalline silicon is deposited, or a dopant is injected and heat treated after the deposition of polycrystalline silicon. Method and the like.
이후, p-웰(19) 영역에는 인(P)이나 비소(As)를 이온 주입하여 N형 LDD(Lightly Doped Drain; 28a)를 형성하고, n-웰(17) 영역에는 붕소(B) 이온을 주입하여 P형 LDD(29a)를 형성한다.Subsequently, phosphorus (P) or arsenic (As) is ion-implanted in the p-well 19 to form an N-type LDD (Lightly Doped Drain) 28a, and boron (B) ions in the n-well 17 region. Is injected to form the P-type LDD 29a.
도 1d를 참조하면, 전체 상부에 저온 산화막을 약 200nm 내외의 두께로 증착한 후 건식 식각을 통해 바이폴라 트랜지스터의 에미터(23) 및 콜렉터 전극(24)과, NMOS의 게이트(25) 및 PMOS의 게이트(26)의 측벽에 절연막(27)을 형성한다. 이후, p-웰(19) 영역에는 고농도의 인이나 비소 이온을 주입하여 N형 LDD(28a)와 함께 이루어진 N형 소오스/드레인(28)을 형성하고, n-웰(17) 및 P+형 진성 베이스(20) 영역에는 고농도의 붕소를 이온 주입하여 P형 LDD(29a)와 함께 이루어진 P형 소오스/드레인(29) 및 외부(extrinsic) 베이스(30)를 형성한다.Referring to FIG. 1D, a low-temperature oxide film is deposited to a thickness of about 200 nm on the entire upper side, and then, by dry etching, the emitter 23 and the collector electrode 24 of the bipolar transistor, the gate 25 of the NMOS, and the PMOS An insulating film 27 is formed on the sidewall of the gate 26. Thereafter, a high concentration of phosphorus or arsenic ions are implanted into the p-well 19 to form an N-type source / drain 28 formed with the N-type LDD 28a, and the n-well 17 and the P + type. High concentrations of boron are ion-implanted in the intrinsic base 20 to form a P-type source / drain 29 and an extrinsic base 30 formed with the P-type LDD 29a.
모든 이온 주입 공정이 실시된 후에는 열처리를 실시하여 도펀트를 활성화시키는데, 이때, 바이폴라 트랜지스터의 에미터(23) 및 콜렉터 전극(24), NMOS의 게이트(25) 및 PMOS의 게이트(26) 상부에는 약 20nm 내외의 두께로 기생 산화막(31)이 성장된다.After all ion implantation processes have been performed, heat treatment is performed to activate the dopant, in which the emitter 23 and collector electrode 24 of the bipolar transistor, the gate 25 of the NMOS and the gate 26 of the PMOS are formed. The parasitic oxide film 31 is grown to a thickness of about 20 nm.
도 1e를 참조하면, 습식 식각으로 기생 산화막(31)을 제거하고, 소정의 공정을 통해 바이폴라의 에미터(23), 바이폴라의 콜렉터 전극(24), NMOS의 게이트(25) 및 PMOS의 게이트(26), N형 소오스/드레인(28), P형 소오스/드레인(29) 및 외부 베이스(30)의 표면에 실리사이드층(32)을 형성한다. 이후에 백-엔드(back-end) 공정을 실시하면 최종적으로 규소 BICMOS 소자가 제조된다.Referring to FIG. 1E, the parasitic oxide layer 31 is removed by wet etching, and the bipolar emitter 23, the bipolar collector electrode 24, the NMOS gate 25, and the PMOS gate ( 26), the silicide layer 32 is formed on the surfaces of the N-type source / drain 28, the P-type source / drain 29, and the outer base 30. Subsequent back-end processes result in the production of silicon BICMOS devices.
도 2a 내지 도 2e는 종래의 바이씨모스 소자 제조 방법에 대한 다른 실시예를 설명하기 위한 단면도이다.2A to 2E are cross-sectional views illustrating another exemplary embodiment of a conventional bismos device manufacturing method.
도 2a 내지 도 2e에 도시된 바이씨모스 소자의 제조 방법은 B형으로써, 두번의 증착 공정 및 패터닝 공정을 통해 다결정 규소로 CMOS의 게이트 및 바이폴라 트랜지스터의 에미터를 형성하는데, 그 공정 단계를 기술하면 다음과 같다.The method of manufacturing the bi-MOSMOS device shown in FIGS. 2A to 2E is type B, which forms the gate of the CMOS and the emitter of the bipolar transistor with polycrystalline silicon through two deposition and patterning processes. Is as follows.
도 2a는 상기의 도 1a와 동일한 도면으로써, 상기의 도 1a를 참조하여 설명한 공정 단계가 동일하게 적용된다. 따라서, 도 2a에 대한 공정 단계의 설명은 생략하기로 한다. 또한, 도 1a 내지 도 1e와 일치되는 요소에 대해서는 동일한 도면 부호를 적용하기로 한다.FIG. 2A is the same view as FIG. 1A, and the same process steps described with reference to FIG. 1A are equally applied. Therefore, the description of the process steps with respect to FIG. 2A will be omitted. In addition, the same reference numerals will be applied to elements corresponding to FIGS. 1A to 1E.
도 2a를 참조하면, 도 1a에서와 마찬가지로, 게이트 산화막(21)을 형성하기 전 또는 후에 포토 리소그라피 공정 및 이온 주입 공정을 통하여 N형 콜렉터(16), n-웰(17), N+형 콜렉터 연결부(18), p-웰(19) 및 P+형 진성 베이스(20)를 형성하는 것이 가능하며, 또한, 웰(17 및 19) 형성을 위한 이온 주입 공정을 실시한 후 CMOS 문턱전압 조절용 이온 주입 공정을 추가로 실시할 수도 있다.Referring to FIG. 2A, as in FIG. 1A, an N-type collector 16, an n-well 17, and an N + -type collector are formed through a photolithography process and an ion implantation process before or after forming the gate oxide film 21. It is possible to form the connection portion 18, the p-well 19 and the P + type intrinsic base 20, and also to perform the ion implantation process for forming the wells 17 and 19, and then to implant the CMOS threshold voltage. The process may be further performed.
도 2b를 참조하면, 전체 상부에 1차로 다결정 규소를 증착한 후 포토 리소그라피/건식 식각 공정을 통해 다결정 규소를 부분적으로 제거하고, n-웰(17)과 p-웰(19) 상부의 소정 영역에만 잔류시켜 NMOS의 게이트(25) 및 PMOS의 게이트(26)를 형성한다.Referring to FIG. 2B, polycrystalline silicon is first deposited on the entire upper part, and then partially removed polycrystalline silicon through a photolithography / dry etching process, and a predetermined region on the n-well 17 and the p-well 19. Only the gates 25 of the NMOS and the gate 26 of the PMOS are formed.
이후, p-웰(19) 영역에는 인이나 비소를 이온 주입하여 N형 LDD를 형성하고, n-웰(17) 영역에는 붕소를 이온 주입하여 P형 LDD를 형성한다.Thereafter, phosphorus or arsenic is ion-implanted in the p-well 19 region to form an N-type LDD, and boron is ion-implanted in the n-well 17 region to form a P-type LDD.
다시, 전체 상부에 저온 산화막을 약 200nm 내외의 두께로 증착한 후 건식식각을 통해 NMOS의 게이트(25) 및 PMOS의 게이트(26)의 측벽에 측벽 절연막(27)을 형성한다. 이후, p-웰(19) 영역에는 고농도의 인이나 비소를 이온 주입하여 N형 LDD와 함께 이루어진 N형 소오스/드레인(28)을 형성하고, n-웰(17) 및 P+형 진성 베이스(20) 영역에는 고농도의 붕소를 이온 주입하여 P형 LDD와 함께 이루어진 P형 소오스/드레인(29) 및 외부 베이스(30)를 형성한다.Again, the low-temperature oxide film is deposited to a thickness of about 200 nm on the entire upper side, and then the sidewall insulating layer 27 is formed on the sidewalls of the gate 25 of the NMOS and the gate 26 of the PMOS through dry etching. Subsequently, a high concentration of phosphorus or arsenic is ion-implanted in the p-well 19 to form an N-type source / drain 28 formed with an N-type LDD, and an n-well 17 and a P + -type intrinsic base ( 20) A high concentration of boron is ion-implanted to form a P-type source / drain 29 and an outer base 30 formed with a P-type LDD.
상기의 이온 주입 공정이 실시된 후에는 열처리를 실시하여 도펀트를 활성화시키는데, 이때, NMOS의 게이트(25) 및 PMOS의 게이트(26)의 상부에는 약 20nm 내외의 두께로 기생 산화막(31)이 성장된다.After the ion implantation process is performed, heat treatment is performed to activate the dopant. At this time, the parasitic oxide layer 31 is grown to a thickness of about 20 nm on the gate 25 of the NMOS and the gate 26 of the PMOS. do.
도 2c를 참조하면, 포토 리소그라피 공정 및 식각 공정으로 P+형 진성 베이스(20) 상부의 소정 영역 및 N+형 콜렉터 연결부(18) 상부의 게이트 산화막(21)을 제거하여 바이폴라의 액티브 영역과 다결정 규소가 접촉할 영역을 확정한다. 이후 전체 상부에 2차 다결정 규소층(33)을 형성한다.Referring to FIG. 2C, a predetermined region on the P + -type intrinsic base 20 and a gate oxide layer 21 on the N + -type collector connection 18 are removed by a photolithography process and an etching process to remove the active region and the polycrystal of the bipolar. Determine the area where silicon will contact. Thereafter, the secondary polycrystalline silicon layer 33 is formed on the entire top.
도 2d를 참조하면, 포토 리소그라피/건식 식각 공정을 통해 2차 다결정 규소층(33)을 부분적으로 제거하고, 게이트 산화막(21)이 제거된 P+형 진성 베이스(20) 상부의 소정 영역 및 N+형 콜렉터 연결부(18) 상부에만 2차 다결정 규소층(33)을 잔류시켜 바이폴라의 에미터(23) 및 바이폴라의 콜렉터 전극(24)을 형성한다.Referring to FIG. 2D, a portion of the upper portion of the P + type intrinsic base 20 where the secondary polycrystalline silicon layer 33 is partially removed through the photolithography / dry etching process and the gate oxide film 21 is removed, and N is removed. The secondary polycrystalline silicon layer 33 is left only on the + type collector connection 18 to form the bipolar emitter 23 and the bipolar collector electrode 24.
다시, 전체 상부에 저온 산화막을 약 200nm 내외의 두께로 증착한 후 건식 식각을 통해 바이폴라의 에미터(23) 및 바이폴라의 콜렉터 전극(24)의 측벽에 측벽절연막(27)을 형성한다. 기생 산화막(31)은 측벽 절연막(27)을 형성하기 위한 전면 식각 공정시 n-웰 및 p-웰에 노출되어 있는 게이트 산화막(21)과 함께 동시에 제거된다.Again, a low-temperature oxide film is deposited to a thickness of about 200 nm on the entire upper side, and a sidewall insulating layer 27 is formed on sidewalls of the bipolar emitter 23 and the bipolar collector electrode 24 through dry etching. The parasitic oxide film 31 is simultaneously removed along with the gate oxide film 21 exposed to the n-well and p-well in the front surface etching process for forming the sidewall insulating film 27.
도 2e를 참조하면, 소정의 공정을 통해 바이폴라의 에미터(23), 바이폴라의 콜렉터 전극(24), NMOS의 게이트(25) 및 PMOS의 게이트(26), N형 소오스/드레인(28), P형 소오스/드레인(29) 및 외부 베이스(30)의 표면에 실리사이드층(32)을 형성한다. 이후에 백-엔드(back-end) 공정을 실시하면 최종적으로 규소 BICMOS 소자가 제조된다.Referring to FIG. 2E, the bipolar emitter 23, the bipolar collector electrode 24, the NMOS gate 25 and the PMOS gate 26, the N-type source / drain 28, through a predetermined process, The silicide layer 32 is formed on the surfaces of the P-type source / drain 29 and the outer base 30. Subsequent back-end processes result in the production of silicon BICMOS devices.
상기와 같이 빠른 동작속도 특성을 갖는 바이폴라 트랜지스터와 낮은 전력소모 특성을 갖는 CMOS 트랜지스터로 구성되는 BICMOS 소자를 사용하면, 한 종류의 트랜지스터를 사용하는 경우에 비하여 고성능의 전자회로를 용이하게 구현할 수 있다.By using the BICMOS device composed of a bipolar transistor having a fast operation speed characteristics and a CMOS transistor having a low power consumption characteristic as described above, it is possible to easily implement a high-performance electronic circuit compared to the case of using one type of transistor.
그러나, 상기 B형의 공정은 다결정 규소를 두 차례 증착하고, 바이폴라의 에미터 및 CMOS의 게이트를 두번의 포토 리소그라피 공정 및 건식식각으로 형성하며, 측벽 형성 공정을 두 차례나 수행하기 때문에 A형의 공정을 이용하는 경우에 비해서 생산성이 저하되는 문제점이 있다. 반면에, A형의 공정은 B형의 공정에 비하여 공정이 단순하지만 CMOS의 소오스-드레인 열처리 이전에 바이폴라의 에미터-베이스 접합이 형성되므로 열처리에 따른 영향으로 독자적인 바이폴라 트랜지스터의 전기적 특정조절이 힘든 문제점이 있다.However, the type B process deposits polycrystalline silicon twice, forms bipolar emitters and CMOS gates by two photolithography processes and dry etching, and performs sidewall forming twice. There exists a problem that productivity falls compared with the case of using a process. On the other hand, the A-type process is simpler than the B-type process, but since the emitter-base junction of bipolar is formed before the source-drain heat treatment of CMOS, it is difficult to control the electric specific control of an independent bipolar transistor due to the effect of heat treatment. There is a problem.
또한, 고주파(RF) 집적회로를 제조하기 위해서는 BICMOS 소자를 구성하는 바이폴라 트랜지스터가 고주파 신호에 따라 동작하여야 하는데, 수 GHz의 주파수 영역에서 동작하는 규소 바이폴라 트랜지스터의 제조 기술은 기술적인 한계에 도달한 상태이다.In addition, in order to manufacture a high frequency (RF) integrated circuit, a bipolar transistor constituting a BICMOS device must operate according to a high frequency signal. The manufacturing technology of a silicon bipolar transistor operating in a frequency range of several GHz has reached a technical limit. to be.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 하부 콜렉터 상부에 화학증착법(CVD)이나 분자선증착법(MBE)으로 규소보다 캐리어의 이동도가 높은 규소게르마늄 에피택셜층을 증착하여 바이폴라 트랜지스터의 베이스를 형성하므로써 상기한 단점을 해소할 수 있는 규소게르마늄을 이용한 바이씨모스 소자 제조 방법을 제공하는 데 그 목적이 있다.Therefore, in order to solve the above problems, the base of the bipolar transistor is formed by depositing a silicon germanium epitaxial layer having a higher carrier mobility than silicon by chemical vapor deposition (CVD) or molecular beam deposition (MBE) on the lower collector. Accordingly, an object of the present invention is to provide a bismos device manufacturing method using silicon germanium, which can solve the above disadvantages.
상기의 목적을 달성하기 위한 본 발명에 따른 규소게르마늄을 이용한 바이씨모스 소자 제조 방법은 소정의 공정을 통해 반도체 기판에 소자 분리막, 바이폴라의 콜렉터, 콜렉터 연결부, n-웰 및 p-웰이 각각 형성된 상태에서 n-웰 및 p-웰의 반도체 기판상에 게이트 산화막을 형성하는 단계와, 전체 상부에 게르마늄을 포함하는 에피택셜층 및 저온 산화막을 순차적으로 형성하는 단계와, 콜렉터의 소정 영역, 콜렉터 연결부, n-웰 및 p-웰 상의 저온 산화막을 제거하는 단계와, 콜렉터 연결부의 에피택셜층을 제거한 후 전체 상부면에 전도층을 형성하는 단계와, 전도층과 n-웰 및 p-웰에 형성된 에피택셜층을 동시에 패터닝하여 콜렉터의 소정 영역 상에는 에미터가 형성되고, 콜렉터 연결부에는 전극이 형성되며, n-웰 및 p-웰의 소정 영역에는 게이트가 형성되도록 하는 단계와, n-웰 및 p-웰 상의 노출된 게이트 산화막을 제거하는 단계와, 불순물 이온 주입 공정을 통해 에피택셜층에 불순물을 주입하면서 에미터가 형성되지 않은 콜렉터의 나머지 영역에 외부 베이스를 형성하고, n-웰 및 p-웰에는 저농도 불순물 영역을 형성하는 단계와,According to the bismos device manufacturing method using silicon germanium according to the present invention for achieving the above object is a device isolation film, a bipolar collector, a collector connection, n-well and p-well are formed on the semiconductor substrate through a predetermined process, respectively Forming a gate oxide film on the n-well and p-well semiconductor substrates in a state, sequentially forming an epitaxial layer containing germanium and a low temperature oxide film on the whole, and a predetermined region of the collector and a collector connection portion removing the low temperature oxide film on the n-well and p-well, removing the epitaxial layer of the collector connection, and then forming a conductive layer on the entire upper surface, and forming the conductive layer on the n-well and p-well. By simultaneously patterning the epitaxial layer, an emitter is formed on a predetermined region of the collector, an electrode is formed on the collector connection, and a gate is formed on the predetermined region of the n-well and p-well. Removing the exposed gate oxides on the n-well and p-wells, and implanting impurities into the epitaxial layer through an impurity ion implantation process to the outer region of the remaining region of the collector where no emitter is formed. Forming a low concentration impurity region in the n-well and the p-well,
전도층의 측벽에 절연막을 형성하는 단계와, 콜렉터 상부 및 주변 영역의 에피택셜층만을 잔류시켜 에피택셜층으로 이루어지는 외부 베이스 전극을 형성하는 단계와, n-웰 및 p-웰에 LDD 구조의 소오스/드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.Forming an insulating film on the sidewalls of the conductive layer, leaving only the epitaxial layers in the upper and peripheral regions of the collector to form an external base electrode consisting of an epitaxial layer, and source of LDD structures in the n-well and p-well / Forming a drain.
또한, 본 발명에 따른 규소게르마늄을 이용한 바이씨모스 소자 제조 방법의 다른 실시예는 소정의 공정을 통해 반도체 기판에 소자 분리막, 바이폴라의 콜렉터, 콜렉터 연결부, n-웰 및 p-웰이 각각 형성된 상태에서 바이폴라의 콜렉터, 콜렉터 연결부, n-웰 및 p-웰의 반도체 기판 상에 산화막을 형성하는 단계와, n웰에 PMOS 트랜지스터를 형성하고, p-웰에 NMOS 트랜지스터를 형성하는 단계와, 콜렉터 및 콜렉터 연결부 상의 산화막을 제거하는 단계와, 콜렉터의 상부를 포함한 주변 영역에 게르마늄을 포함하는 에피택셜층으로 이루어진 베이스를 형성하는 단계와, 전체 상부면에 저온 산화막을 증착한 후 베이스의 소정 영역 및 콜렉터 연결부 상의 저온 산화막을 제거하는 단계와, 전체 상부면에 전도층을 형성한 후 패터닝하여 저온 산화막이 제거된 베이스의 소정 영역 상에는 에미터가 형성되고, 콜렉터 연결부 상에는 전극이 형성되도록 하는 단계와, 저온 산화막을 제거한 후 불순물 이온 주입을 통해 에미터가 형성되지 않은 영역의 콜렉터에는 외부 베이스를 형성하고, 노출된 상기 베이스로 외부 베이스 전극을 형성하는 단계와, 에미터 및 콜렉터 연결부 상의 전극 측벽에 측벽 절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In addition, according to another embodiment of the method for manufacturing a bismos device using silicon germanium according to the present invention, a device isolation film, a bipolar collector, a collector connection part, an n-well, and a p-well are respectively formed on a semiconductor substrate through a predetermined process. Forming an oxide film on the bipolar collector, the collector connection, the n-well and p-well semiconductor substrates, forming a PMOS transistor in the n-well, forming an NMOS transistor in the p-well, the collector and Removing the oxide film on the collector connection, forming a base consisting of an epitaxial layer containing germanium in the peripheral region including the upper part of the collector, depositing a low temperature oxide film on the entire upper surface, and then a predetermined region and the collector of the base. Removing the low temperature oxide layer on the connection portion, forming a conductive layer on the entire upper surface, and then patterning the bay to remove the low temperature oxide layer An emitter is formed on a predetermined region of the electrode, and an electrode is formed on the collector connection portion; an external base is formed on the collector of the region in which the emitter is not formed by removing impurity ions after removing the low temperature oxide film; And forming a sidewall insulating film on the sidewalls of the electrodes on the emitter and collector connections.
상기 에피택셜층은 규소게르마늄 혼합물로 이루어진 것을 특징으로 하며, 상기 측벽 절연막을 형성한 후 트랜지스터의 게이트 및 소오스/드레인, 상기 전도층 및 베이스 상에 실리사이드층을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 한다.The epitaxial layer is formed of a silicon germanium mixture, and further comprising forming a silicide layer on the gate and the source and drain of the transistor, the conductive layer and the base after forming the sidewall insulating film. It is done.
도 1a 내지 도 1e는 종래의 바이씨모스 소자 제조 방법을 설명하기 위한 단면도.1A to 1E are cross-sectional views illustrating a conventional bi-sMOS device manufacturing method.
도 2a 내지 도 2e는 종래의 바이씨모스 소자 제조 방법에 대한 다른 실시예를 설명하기 위한 단면도.2A to 2E are cross-sectional views illustrating another embodiment of a conventional bi-sMOS device manufacturing method.
도 3a 내지 도 3i는 본 발명에 따른 규소게르마늄을 이용한 바이씨모스 소자 제조 방법을 설명하기 위한 소자의 단면도.3A to 3I are cross-sectional views of a device for explaining a bismos device manufacturing method using silicon germanium according to the present invention.
도 4a 내지 도 4i는 본 발명에 따른 규소게르마늄을 이용한 바이씨모스 소자 제조 방법의 다른 실시예를 설명하기 위한 소자의 단면도.4A to 4I are cross-sectional views of devices for explaining another embodiment of a bismos device manufacturing method using silicon germanium according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11, 41, 71 : 반도체 기판12, 42, 72 : n+형의 바이폴라 매몰층11, 41, 71: semiconductor substrate 12, 42, 72: n + type bipolar buried layer
13, 43, 73 : p+형의 NMOS 매몰층14, 44, 74 : n+형의 PMOS 매몰층13, 43, 73: NMOS buried layer of p + type 14, 44, 74: n + type buried layer of the PMOS
15, 45, 75, 84 : 열산화막16, 46, 76 : N형 콜렉터15, 45, 75, 84: thermal oxide film 16, 46, 76: N-type collector
17, 47, 77 : n-웰18, 48, 78 : N+형 콜렉터 연결부17, 47, 77: n-well 18, 48, 78: N + type collector connection
19, 49, 79 : p-웰20 : P+형 진성 베이스19, 49, 79: p-well 20: P + type intrinsic base
21, 50, 80 : 게이트 산화막23, 54, 91 : 바이폴라의 에미터21, 50, 80: gate oxide film 23, 54, 91: bipolar emitter
24, 55, 92 : 바이폴라의 콜렉터 전극24, 55, 92: bipolar collector electrode
25, 56, 82 : NMOS의 게이트26, 57, 83 : PMOS의 게이트25, 56, 82: gate of NMOS 26, 57, 83: gate of PMOS
27, 61, 87, 94 : 측벽 절연막28a, 58a, 85a : N형 LDD27, 61, 87, 94: sidewall insulating film 28a, 58a, 85a: N-type LDD
28, 58, 85 : N형 소오스/드레인29a, 59a, 86a : P형 LDD28, 58, 85: N-type source / drain 29a, 59a, 86a: P-type LDD
29, 59, 86 : P형 소오스/드레인30, 60, 93 : 외부 베이스29, 59, 86: P type source / drain 30, 60, 93: External base
31 : 기생 산화막32, 63, 95 : 실리사이드층31: parasitic oxide film 32, 63, 95: silicide layer
33 : 제 2 다결정 규소층51, 51a, 88 : 규소게르마늄 에피택셜층33: 2nd polycrystalline silicon layer 51, 51a, 88: silicon germanium epitaxial layer
52, 89 : 저온 산화막53 : 다결정 규소층52, 89: low temperature oxide film 53: polycrystalline silicon layer
62, 88a : 외부 베이스 전극81 : 제 1 다결정 규소층62, 88a: external base electrode 81: first polycrystalline silicon layer
고주파(RF) 집적회로를 구현하기 위해서는 BICMOS 소자를 구성하는 바이폴라 트랜지스터가 고주파 신호에 따라 동작하여야 한다. 그러나 현재 수 GHz의 주파수 영역에서 동작하는 규소 바이폴라 트랜지스터를 제조하는 기술은 기술적인 한계에 도달한 상태이다. 이러한 문제의 해결책으로는 규소에 비해 내부에서 캐리어의 이동도가 높은 III-V 족 계통의 화합물 반도체나 규소게르마늄 등과 같은 물질을 사용하는 것이다.In order to implement a high frequency (RF) integrated circuit, a bipolar transistor constituting a BICMOS device must operate according to a high frequency signal. However, the current technology of manufacturing silicon bipolar transistors operating in the frequency range of several GHz has reached technical limits. The solution to this problem is to use materials such as compound semiconductors or silicon germanium of the III-V group, which have higher carrier mobility than silicon.
게르마늄은 규소에 비하여 에너지 밴드 갭이 작은 전기적 특성을 가지며, 게르마늄의 격자상수는 규소의 그것과 유사하여 결정성을 유지하면서 두 물질을 적당한 비율로 혼합하는 것이 가능하다. 따라서, 규소와 게르마늄을 혼합한 규소게르마늄은 규소에 비하여 에너지 밴드 갭이 작고, 규소 기판 위에서 성장시키는 경우에 결정성을 유지하는 특성을 갖는다. 이러한 규소게르마늄을 바이폴라 트랜지스터의 베이스로 사용하는 경우 기존의 규소 바이폴라 트랜지스터에 비하여 동작속도가 빠르며 전류이득이 큰 바이폴라 트랜지스터의 제조가 가능해진다.Germanium has electrical characteristics with a smaller energy band gap than silicon, and the lattice constant of germanium is similar to that of silicon, and it is possible to mix the two materials in an appropriate ratio while maintaining crystallinity. Therefore, silicon germanium, which is a mixture of silicon and germanium, has a smaller energy band gap than silicon and maintains crystallinity when grown on a silicon substrate. When the silicon germanium is used as the base of the bipolar transistor, it is possible to manufacture a bipolar transistor having a faster operating speed and a larger current gain than the conventional silicon bipolar transistor.
규소게르마늄 바이폴라는 작은 에너지 밴드 갭에 의해 캐리어 생성이 용이하고, 규소-게르마늄 혼합비에 비례하여 변화되는 에너지 밴드 갭에 따라 부가적으로 생성되는 전기장에 의해 캐리어의 이동도가 증가하므로 전기적으로 우수한 특성을 갖는다. 따라서, 규소게르마늄 바이폴라를 포함하는 규소게르마늄 BICMOS 소자는 규소 BICMOS 소자에 비하여 고주파(RF) 집적회로의 구현을 가능하게 한다.Silicon germanium bipolar is easy to produce carriers due to small energy band gaps, and the mobility of carriers is increased by additionally generated electric fields according to energy band gaps that change in proportion to the silicon-germanium mixture ratio, thereby providing excellent electrical characteristics. Have Accordingly, silicon germanium BICMOS devices including silicon germanium bipolar enable the implementation of high frequency (RF) integrated circuits as compared to silicon BICMOS devices.
또한, 규소게르마늄 BICMOS 소자는 제조 공정 측면에서 다른 화합물 반도체의 경우와는 달리 기존의 규소 반도체 공정을 적용하여 제조할 수 있으며, 규소게르마늄 에피택셜 성장 공정을 추가하는 최소의 공정 변화로 BICMOS 소자를 제조할 수 있는 장점을 갖는다. 상기의 특징을 갖는 규소게르마늄 BICMOS 소자를 제조하려면 하부 콜렉터 상부에 화학증착법(CVD)이나 분자선 증착법(MBE)으로 규소게르마늄 에피택셜층을 별도로 증착하여 바이폴라 트랜지스터의 베이스를 형성해야 한다. 또한, 얇은 두께의 규소게르마늄 층의 도핑은 이온주입이 아닌 증착과 동시에 도펀트를 주입하는 방법을 사용한다. 이러한 규소게르마늄 층은 베이스 역할을 하면서 전기적으로 다른 부분과 절연되어야 하므로 포토 리소그라피 공정 및 건식 식각을 통해서 패턴을 형성한다.In addition, the silicon germanium BICMOS device can be manufactured by applying a conventional silicon semiconductor process unlike other compound semiconductors in terms of the manufacturing process, and the BICMOS device is manufactured with a minimum process change that adds a silicon germanium epitaxial growth process. It has the advantage to do it. In order to fabricate the silicon germanium BICMOS device having the above characteristics, a silicon germanium epitaxial layer is deposited separately on the lower collector by chemical vapor deposition (CVD) or molecular beam deposition (MBE) to form a base of a bipolar transistor. In addition, the doping of the thin layer of silicon germanium uses a method of implanting dopants at the same time as deposition, not ion implantation. Since the silicon germanium layer serves as a base and must be electrically insulated from other parts, a pattern is formed through a photolithography process and dry etching.
한편, 종래의 규소 BICMOS 제조 기술은, 도 1a 내지 도 1e 및 도 2a 내지 도2e에서와 도시된 바와 같이, N형 에피택셜층 내에 P형 도펀트를 주입하여 진성 베이스를 형성한다. 그러나, 이미 형성된 규소 층에 게르마늄을 첨가하고 기존의 이온주입 방법으로 도핑하여 진성 베이스를 형성할 경우 게르마늄을 고농도로 첨가하기 어렵고, 얇은 두께의 베이스 내에서 게르마늄 농도를 조절하는 것이 불가능해진다. 따라서, 본 발명에서는 규소로 이루어진 콜렉터로부터 단결정의 규소게르마늄 에피택셜 층을 성장시켜 베이스로 사용하되, 이때 CMOS 특성 변화를 유발하지 않는 BICMOS 소자 제조 방법을 제시한다.Meanwhile, the conventional silicon BICMOS fabrication technique, as shown in FIGS. 1A-1E and 2A-2E, injects a P-type dopant into an N-type epitaxial layer to form an intrinsic base. However, when germanium is added to a silicon layer already formed and doped by the conventional ion implantation method to form an intrinsic base, it is difficult to add germanium at a high concentration, and it is impossible to control the germanium concentration within a thin thickness base. Accordingly, the present invention provides a method for fabricating a BICMOS device in which a single crystal silicon germanium epitaxial layer is grown from a silicon collector and used as a base, but does not cause a change in CMOS characteristics.
그러면 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3i는 본 발명에 따른 규소게르마늄을 이용한 바이씨모스 소자 제조 방법을 설명하기 위한 소자의 단면도로써, 한 종류의 다결정 규소 층을 사용하는 규소게르마늄 BICMOS 소자의 연속적인 제조 단계를 설명한 단면도이다.3A to 3I are cross-sectional views of a device for explaining a bismos device manufacturing method using silicon germanium according to the present invention, which is a cross-sectional view illustrating a continuous manufacturing step of a silicon germanium BICMOS device using one type of polycrystalline silicon layer. to be.
도 3a를 참조하면, P형 반도체 기판(41) 상부에 약 40nm의 두께로 열산화막(도시되지 않음)을 형성한 후 소정의 포토 리소그라피 공정 및 이온 주입 공정을 통하여 P형 반도체 기판(41)의 제 1 영역에 비소(As)가 주입된 n+형의 바이폴라 매몰층(42)을 형성하고, NMOS 트랜지스터가 형성될 제 2 영역에 붕소(B)가 주입된 p+형의 NMOS 매몰층(43)을 형성하며, PMOS 트랜지스터가 형성될 제 3 영역에 인(P)이 주입된 n+형의 PMOS 매몰층(44)을 형성한다.Referring to FIG. 3A, a thermal oxide film (not shown) is formed on the P-type semiconductor substrate 41 to a thickness of about 40 nm, and then the P-type semiconductor substrate 41 is formed through a predetermined photolithography process and an ion implantation process. An n + type bipolar buried layer 42 in which arsenic (As) is implanted is formed in the first region, and a p + type NMOS buried layer 43 in which boron (B) is implanted in the second region where the NMOS transistor is to be formed. ), And an n + type PMOS buried layer 44 implanted with phosphorus (P) is formed in the third region where the PMOS transistor is to be formed.
이후, 매몰층(42, 43 및 44)에 주입된 도펀트들을 활성화시키고 넓은 영역에 걸쳐 확산되도록 약 1000oC의 온도에서 약 120분 동안 열처리를 실시한다(드라이브-인 공정).Thereafter, heat treatment is performed for about 120 minutes at a temperature of about 1000 ° C. to activate dopants injected into the buried layers 42, 43, and 44 and diffuse over a wide area (drive-in process).
열처리를 실시한 후 습식 식각으로 열산화막을 제거하고, 규소 에피택셜층(도시되지 않음)을 증착한 다음 에피택셜 층 표면에 약 40nm의 두께로 패드 산화막(도시되지 않음)을 형성한다. 포토 리소그라피 공정을 수행하고 붕소 또는 BF2를 이온 주입하여 액티브 영역을 제외한 반도체 기판(41)의 소정 깊이에 P+형의 소자 분리 영역(Isolation and channel stop; 도시되지 않음)을 형성한 후 전체 상부에 약 160nm의 두께로 규소 질화막(도시되지 않음)을 증착한다. 규소 질화막을 증착한 후 포토 리소그라피/건식식각 공정을 실시하여 소자 분리막이 형성될 영역을 확정하는 질화막 패턴을 형성하고, 열산화 공정을 통해 약 600nm 내외의 두께로 소자 분리막인 열산화막(45)을 형성한 다음 습식 식각으로 질화막 패턴을 제거한다.After the heat treatment, the thermal oxide film is removed by wet etching, a silicon epitaxial layer (not shown) is deposited, and a pad oxide film (not shown) is formed on the epitaxial layer surface with a thickness of about 40 nm. After performing a photolithography process and implanting boron or BF 2 to form a P + type isolation region (Isolation and channel stop (not shown)) at a predetermined depth of the semiconductor substrate 41 except the active region, A silicon nitride film (not shown) to a thickness of about 160 nm. After depositing the silicon nitride film, a photolithography / dry etching process is performed to form a nitride film pattern for determining a region in which the device isolation film is to be formed.The thermal oxide film 45, which is a device isolation film, has a thickness of about 600 nm through a thermal oxidation process. After forming, the nitride layer pattern is removed by wet etching.
규소 질화막 패턴을 제거한 후 소정의 포토 리소그라피 공정 및 이온 주입 공정을 통해 N형 콜렉터(46), n-웰(47), N+형 콜렉터 연결부(Plug; 48) 및 p-웰(49)을 형성한다. N형 콜렉터(46), n-웰(47), N+형 콜렉터 연결부(48) 및 p-웰(49)은 포토 리소그라피 공정 및 이온 주입 공정에 따라 순서를 변경하여 형성할 수 있으며, 도전형에 따라 마스크를 중복 사용하는 마스크 공유도 가능하다. 상기의 이온 주입 공정에서 N형을 위해서는 비소 또는 인, P형을 위해서는 붕소 또는 BF2를 주입한다.After the silicon nitride film pattern is removed, an N-type collector 46, an n-well 47, an N + type collector connection (Plug 48), and a p-well 49 are formed through a predetermined photolithography process and an ion implantation process. do. The N-type collector 46, the n-well 47, the N + type collector connection portion 48 and the p-well 49 may be formed by changing the order according to the photolithography process and the ion implantation process. In some cases, mask sharing using duplicate masks is possible. In the ion implantation process, arsenic or phosphorus for N-type and boron or BF 2 for P-type are implanted.
상술한 포토 리소그라피 공정 및 이온 주입 공정 전체 또는 일부를 규소 질화막 증착 전에 수행하는 것도 가능하다. 즉, 약 40nm의 두께로 패드 산화막(도시되지 않음)을 형성하고, 포토 리소그라피 공정 및 이온주입 공정을 실시한 후 약 160nm의 두께로 질화막 패턴을 형성하고, 약 600nm의 두께로 열산화막(45)을 형성한 다음 습식 식각으로 질화막 패턴을 제거한 상태에서 포토 리소그라피 공정 및 이온주입 공정을 실시할 수도 있다. 상기의 순서로 공정이 진행될 경우 열산화막(46) 형성 전에 이온 주입된 도펀트들이 열산화 공정시 적절하게 드라이브-인 된다는 장점이 있다.It is also possible to perform all or part of the above photolithography process and ion implantation process before the silicon nitride film deposition. That is, a pad oxide film (not shown) is formed to a thickness of about 40 nm, a photolithography process and an ion implantation process are performed, and a nitride film pattern is formed to a thickness of about 160 nm, and the thermal oxide film 45 is formed to a thickness of about 600 nm. After forming, the photolithography process and the ion implantation process may be performed while the nitride film pattern is removed by wet etching. When the process is performed in the above-described order, the dopants implanted with ion prior to the thermal oxide film 46 are appropriately drive-in during the thermal oxidation process.
또한, 웰(47 및 49)을 형성하기 위한 이온 주입 공정이 실시된 경우에는 CMOS 문턱전압 조절용 이온주입 공정을 실시한 후 습식 식각으로 패드 산화막을 제거하고, 열 산화 공정을 통해 게이트 산화막(50)을 형성한다.In addition, in the case where an ion implantation process for forming the wells 47 and 49 is performed, the pad oxide layer is removed by wet etching after performing the CMOS implant voltage adjustment process, and the gate oxide layer 50 is removed through a thermal oxidation process. Form.
도 3a에 도시된 구조가 종래의 도 1a 및 도 2a와 다른 점은 이온 주입에 의하여 형성되는 P+형의 진성 베이스가 본 발명에서는 형성되지 않는다는 것이다.3A differs from the conventional FIGS. 1A and 2A in that the intrinsic base of P + type formed by ion implantation is not formed in the present invention.
도 3b를 참조하면, 포토 리소그라피 공정을 통해 N형 콜렉터(46) 및 N+형 콜렉터 연결부(48)만을 노출시킨 후 건식식각 또는 습식식각을 실시하여 게이트 산화막(50)을 제거한다.Referring to FIG. 3B, only the N-type collector 46 and the N + type collector connection portion 48 are exposed through a photolithography process, and then the gate oxide layer 50 is removed by performing dry etching or wet etching.
도 3c를 참조하면, 전체 상부에 CVD 또는 MBE 등의 방법으로 50 내지 200nm의 규소게르마늄 에피택셜층(51)을 형성한다. 규소게르마늄 에피택셜층(51) 내의 게르마늄 농도는 0% 내지 100% 사이의 임의의 값을 가지며, 위치에 따라 조절된다.규소게르마늄 에피택셜층(51)은 증착과 동시에 붕소가 도핑되므로 N형 콜렉터(46) 상부에서 P+도전형의 진성 베이스를 이룬다. 규소게르마늄 에피택셜층(51) 상부에는 CVD로 저온 산화막(52)을 증착한다.Referring to FIG. 3C, a silicon germanium epitaxial layer 51 having a thickness of 50 to 200 nm is formed on the whole by CVD or MBE. The germanium concentration in the silicon germanium epitaxial layer 51 has an arbitrary value between 0% and 100%, and is adjusted according to the position. The silicon germanium epitaxial layer 51 has an N-type collector because boron is doped at the same time as the deposition. (46) Form a true base of P + conductivity at the top. A low temperature oxide film 52 is deposited on the silicon germanium epitaxial layer 51 by CVD.
도 3d를 참조하면, 포토 리소그라피 공정 및 건식 식각 공정을 통해 N형 콜렉터(46) 상부의 소정 영역 및 N+형 콜렉터 연결부(48) 상부의 저온 산화막(52)을 제거하여 에미터 및 콜렉터 전극이 형성될 영역을 확정한다. 이때, CMOS의 액티브 영역인 n-웰(47) 및 p-웰(49)에 형성된 저온 산화막(52)도 반드시 제거한다.Referring to Figure 3d, the photolithography process and remove the N-type collector 46 is given in the upper region and the N + type collector connection 48 of the upper low-temperature oxide film (52) through the dry etching process, the emitter and collector electrodes Confirm the area to be formed. At this time, the low temperature oxide film 52 formed in the n-well 47 and the p-well 49, which are active regions of the CMOS, is also removed.
이후, 포토 리소그라피 공정 및 건식 식각 공정을 통해 N+형 콜렉터 연결부(48) 상에 형성된 규소게르마늄 에피택셜층(51)을 제거한다.Thereafter, the silicon germanium epitaxial layer 51 formed on the N + type collector connection part 48 is removed through a photolithography process and a dry etching process.
도 3e를 참조하면, 약 150 내지 400nm 사이의 두께로 다결정 규소층(53)을 형성한다. 다결정 규소를 증착하는 과정에서 도펀트를 주입하거나 증착 후 이온 주입을 실시하여 다결정 규소층(53)을 전도체층으로 만든다.Referring to FIG. 3E, the polysilicon layer 53 is formed to a thickness of about 150 to 400 nm. In the process of depositing polycrystalline silicon, a dopant is implanted or ion implantation is performed after deposition to make the polycrystalline silicon layer 53 a conductor layer.
도 3f를 참조하면, 포토 리소그라피 공정 및 건식 식각을 통해 다결정 규소층(53) 및 규소게르마늄 에피택셜층(51)의 일부를 제거하고 연속해서 노출된 저온 산화막(52) 및 게이트 산화막(50)의 일부를 건식 식각으로 제거하여 바이폴라의 에미터(54), 바이폴라의 콜렉터 전극(55), NMOS의 게이트(56) 및 PMOS의 게이트(57)를 형성한다. 이전에 CMOS의 액티브 영역에 존재하던 저온 산화막이 제거되었으므로, CMOS의 액티브 영역을 덮고 있던 규소게르마늄 에피택셜층(51)은 다결정 규소층(53)의 건식 식각 공정을 실시하는 과정에서 동시에 제거되어 NMOS 및 PNOS 게이트 전극(56 및 57)의 하부에만 잔류된다. 규소게르마늄 에피택셜층(51)에 의해 게이트 전극(56 및 57)의 일함수(Work function)가 변하고 도핑된 붕소가 게이트 산화막을 통하여 확산되어 CMOS 소자의 문턱 전압이 변할 수도 있지만, 상술한 CMOS 소자의 문턱전압 조절용 이온주입 조건을 조절함으로써 원하는 문턱전압을 얻을 수 있다.Referring to FIG. 3F, a portion of the polycrystalline silicon layer 53 and the silicon germanium epitaxial layer 51 are removed through a photolithography process and dry etching, and the exposed low-temperature oxide film 52 and the gate oxide film 50 are continuously exposed. Some are removed by dry etching to form the bipolar emitter 54, the bipolar collector electrode 55, the NMOS gate 56 and the PMOS gate 57. Since the low-temperature oxide film that previously existed in the active region of the CMOS was removed, the silicon germanium epitaxial layer 51 covering the active region of the CMOS was simultaneously removed during the dry etching process of the polycrystalline silicon layer 53 and the NMOS. And only under the PNOS gate electrodes 56 and 57. Although the work function of the gate electrodes 56 and 57 is changed by the silicon germanium epitaxial layer 51 and doped boron is diffused through the gate oxide film, the threshold voltage of the CMOS device may be changed. By adjusting the ion implantation conditions for adjusting the threshold voltage of the desired threshold voltage can be obtained.
바이폴라 트랜지스터 지역의 규소게르마늄 에피택셜층(51)은 상부에 저온 산화막(52)이 존재하였으므로 다결정 규소층(53)의 건식 식각으로부터 보호된다. 열산화막(45)은 규소게르마늄 에피택셜층(51)에 의하여 저온 산화막(52)의 건식 식각 으로부터 보호된다.The silicon germanium epitaxial layer 51 in the bipolar transistor region is protected from the dry etching of the polycrystalline silicon layer 53 because the low temperature oxide film 52 is present thereon. The thermal oxide film 45 is protected from dry etching of the low temperature oxide film 52 by the silicon germanium epitaxial layer 51.
이후 각각의 포토 리소그라피 공정 및 이온 주입 공정을 통해 N형 LDD(58a), P형 LDD(59a), 외부 베이스(60)를 형성한다. 외부 베이스(60) 형성과 동시에 규소게르마늄 에피택셜층 일부(51a)에도 도펀트가 이온 주입되어 후속 공정을 거친 후 외부 베이스 전극 역할을 하게 된다.Thereafter, the N-type LDD 58a, the P-type LDD 59a, and the outer base 60 are formed through the photolithography process and the ion implantation process. At the same time as the external base 60 is formed, a dopant is ion-implanted into the part of the silicon germanium epitaxial layer 51a to serve as an external base electrode after a subsequent process.
상기의 포토 리소그라피 공정 및 이온 주입 공정 순서는 변경이 가능하며, 도전형에 따라 마스크의 공유도 가능하다. 이온 주입 공정에서 N형을 위해서는 비소 또는 인, P 형을 위해서는 붕소 또는 BF2를 사용한다. 이온 주입에 따른 채널링(Channeling) 및 박막의 손상을 방지하기 위하여 약 40nm 정도의 두께로 저온 버퍼 산화막을 이온주입 전에 증착할 수도 있다.The order of the photolithography process and the ion implantation process can be changed, and the mask can be shared depending on the conductivity type. In the ion implantation process, arsenic or phosphorus for N-type and boron or BF 2 for P-type are used. In order to prevent channeling and damage of the thin film due to ion implantation, a low temperature buffer oxide layer may be deposited before ion implantation to a thickness of about 40 nm.
도 3g를 참조하면, 약 200nm 두께의 저온 산화막을 CVD 방법로 증착하고 건식 식각을 실시하여 바이폴라의 에미터(54), 바이폴라의 콜렉터 전극(55), NMOS의 게이트(56) 및 PMOS의 게이트(57)의 측벽에 측벽 절연막(61)을 형성한다. 이후 포토 리소그라피 공정 및 건식 식각을 통해 열산화막(45) 상부의 규소게르마늄 에피택셜층을 제거하고, 콜렉터(46) 상부 및 주변 영역의 규소게르마늄 에피택셜층만을 잔류시켜, 규소게르마늄 에피택셜층으로 이루어진 외부 베이스 전극(62)을 형성한다. 다시, 포토 리소그라피/이온 주입 공정을 통해 p-웰(49)에는 인 또는 비소를 이온 주입하여 N형 소오스-드레인(58)을 형성하고, n-웰(47)에는 붕소 또는 BF2를 이온 주입하여 P형 소오스-드레인(59)을 형성한다.Referring to FIG. 3G, a low-temperature oxide film having a thickness of about 200 nm is deposited by CVD and subjected to dry etching, so that the bipolar emitter 54, the bipolar collector electrode 55, the NMOS gate 56, and the PMOS gate ( A sidewall insulating film 61 is formed on the sidewall of 57. Thereafter, the silicon germanium epitaxial layer on the thermal oxide layer 45 is removed through a photolithography process and dry etching, and only the silicon germanium epitaxial layer on the upper and peripheral regions of the collector 46 is left, thereby forming a silicon germanium epitaxial layer. The external base electrode 62 is formed. Again, phosphorus or arsenic is ion implanted into the p-well 49 through a photolithography / ion implantation process to form an N-type source-drain 58, and the n-well 47 is implanted with boron or BF 2 . Thus, the P-type source-drain 59 is formed.
도 3h를 참조하면, 모든 이온 주입 공정이 실시된 후 열처리를 실시하여 도펀트를 활성화시킨다. 이후, 기생 산화막을 제거하기 위한 습식 식각을 실시한 다음 Ti/TiN(도시되지 않음)을 증착하고, 1차 열처리하여 바이폴라의 에미터(54), 바이폴라의 콜렉터 전극(55), NMOS의 게이트(56), PMOS의 게이트(57) 및 외부 베이스 전극(62)의 표면에 약 60 내지 70uΩcm의 비저항을 갖는 고저항 Ti 실리사이드를 형성한다. 이후 산화막 위에서 반응하지 않은 채로 남아 있는 Ti/TiN을 습식 식각으로 제거하고, 2차 열처리하여 약 15 내지 20uΩcm의 비저항을 갖는 저저항 Ti 실리사이드층(63)을 형성한다.Referring to FIG. 3H, after all ion implantation processes are performed, heat treatment is performed to activate the dopant. Subsequently, wet etching is performed to remove the parasitic oxide layer, and then Ti / TiN (not shown) is deposited, and the first heat treatment is performed to emitter 54 of bipolar, collector electrode 55 of bipolar, and gate 56 of NMOS. ), High-resistance Ti silicide having a specific resistance of about 60 to 70 uΩcm is formed on the surfaces of the gate 57 and the external base electrode 62 of the PMOS. Thereafter, the Ti / TiN remaining unreacted on the oxide film is removed by wet etching, and the second heat treatment is performed to form a low-resistance Ti silicide layer 63 having a resistivity of about 15 to 20 µΩcm.
도면에는 도시되어 있지 않지만, 콘택, 금속층 및 패드를 형성하는 백-엔드(Back-end) 공정을 거치면 최종적으로 규소게르마늄 BICMOS 소자가 완성된다.Although not shown in the drawing, a back-end process of forming a contact, a metal layer, and a pad finally results in a silicon germanium BICMOS device.
상술한 방식으로 규소게르마늄 BICMOS소자를 제조하면, 공정이 단순해지는 장점이 있지만, 에미터까지 형성한 후에 소오스-드레인 열처리가 수행되므로 열처리 시 에미터와 베이스의 도펀트가 확산하여 바이폴라 트랜지스터의 특성이 악화될 수 있다.The fabrication of the silicon germanium BICMOS device in the above-described manner has the advantage of simplifying the process, but since source-drain heat treatment is performed after the emitter is formed, the dopants of the emitter and the base diffuse during heat treatment, thereby deteriorating the characteristics of the bipolar transistor. Can be.
한편, 소오스-드레인 열처리를 실시하고 규소게르마늄 에피택셜층을 증착하여 바이폴라 트랜지스터를 제조하면 공정은 복잡해지지만 바이폴라 트랜지스터의 특성 변화를 방지할 수 있다.On the other hand, if the bipolar transistor is manufactured by performing a source-drain heat treatment and depositing a silicon germanium epitaxial layer, the process becomes complicated, but it is possible to prevent a change in the characteristics of the bipolar transistor.
이하, 상기의 방법에 의한 규소게르마늄을 이용한 바이씨모스 소자 제조 방법을 상세히 설명하기로 한다.Hereinafter, a bismos device manufacturing method using silicon germanium according to the above method will be described in detail.
도 4a 내지 도 4i는 본 발명에 따른 규소게르마늄을 이용한 바이씨모스 소자 제조 방법의 다른 실시예를 설명하기 위한 소자의 단면도이다.4A to 4I are cross-sectional views of devices for explaining another embodiment of a bisMOS device manufacturing method using silicon germanium according to the present invention.
도 4a를 참조하면, 도 4a는 상기의 도 3a와 동일한 소자의 단면도로써, 상기 도 3a를 참조하여 설명한 공정 단계가 동일하게 적용된다. 따라서, 도 4a에 대한 공정 단계의 설명은 생략하기로 한다.Referring to FIG. 4A, FIG. 4A is a cross-sectional view of the same device as that of FIG. 3A, and the process steps described with reference to FIG. 3A are equally applied. Therefore, the description of the process steps with respect to FIG. 4A will be omitted.
도 4b를 참조하면, 게이트 산화막(80) 상에 게이트를 형성하기 위한 제 1 다결정 규소층(81)을 150 내지 400nm의 두께로 형성한다.Referring to FIG. 4B, a first polycrystalline silicon layer 81 for forming a gate is formed on the gate oxide film 80 to a thickness of 150 to 400 nm.
도 4c를 참조하면, 포토 리소그라피 공정 및 건식 식각을 통해 제 1 다결정 규소층(81)을 식각하여 p-웰(79) 상부에는 NMOS의 게이트(82)를 형성하고, n-웰(77) 상부에는 PMOS의 게이트(83)를 형성한다. 게이트(82 및 83)의 표면에는건식 식각 시 발생하는 규소 표면의 손상 부위 및 불순물을 제거하기 위하여 약 10nm 내외의 두께로 열산화막(84)을 형성한다.Referring to FIG. 4C, the first polycrystalline silicon layer 81 is etched through a photolithography process and dry etching to form a gate 82 of the NMOS on the p-well 79 and the n-well 77. The gate 83 of the PMOS is formed. On the surfaces of the gates 82 and 83, thermal oxide films 84 are formed to a thickness of about 10 nm to remove damages and impurities on the silicon surface generated during dry etching.
이후, 포토 리소그라피 공정을 거쳐 p-웰(79)에는 인 또는 비소를 이온 주입하여 N형 LDD(85a)를 형성하고, n-웰(77)에는 붕소 또는 BF2를 이온주입하여 P형 LDD(86a)를 형성한다.Subsequently, phosphorus or arsenic is ion-implanted into the p-well 79 to form an N-type LDD 85a through photolithography, and boron or BF 2 is ion-implanted to the n-well 77 to form a P-type LDD ( 86a).
도 4d를 참조하면, CVD 공정을 통해 약 200nm의 두께로 저온 산화막을 증착한 후 건식 식각을 실시하여 게이트(82 및 83)의 측벽에 측벽 절연막(87)을 형성한다. 이후, 전체 상부에 약 10nm 내외의 두께로 다시 열산화막(도시되지 않음)을 형성하여 식각된 게이트 산화막(80)의 두께를 보충한다. 다시 포토 리소그라피 공정을 거쳐 p-웰(79)에는 인 또는 비소를 이온 주입하여 N 형 소오스/드레인(85)을 형성하고, n-웰(77)에는 붕소 또는 BF2를 이온 주입하여 P 형 소오스/드레인(86)을 형성한 후 열처리를 실시하여 소오스-드레인의 도펀트를 활성화시킨다. 이로써, CMOS 트랜지스터가 제조된다.Referring to FIG. 4D, a low temperature oxide film is deposited to a thickness of about 200 nm through a CVD process, followed by dry etching to form sidewall insulating layers 87 on sidewalls of the gates 82 and 83. Thereafter, a thermal oxide film (not shown) is again formed on the entire upper portion with a thickness of about 10 nm to supplement the thickness of the etched gate oxide film 80. P-well 79 is ion-implanted with phosphorus or arsenic to form an N-type source / drain 85 through photolithography, and P-type source is ion-implanted with boron or BF 2 in the n-well 77. After forming / drain 86, heat treatment is performed to activate the dopant of the source-drain. In this way, a CMOS transistor is manufactured.
도 4e를 참조하면, 포토 리소그라피 공정을 실시하고 건식 식각 또는 습식 식각을 통해 바이폴라 트랜지스터의 액티브 영역인 N형 콜렉터(76) 및 N+형 콜렉터 연결부(78) 상부의 게이트 산화막을 제거하고, 전체 상부에 CVD 또는 MBE 등의 방법으로 규소게르마늄 에피택셜층(88)을 형성한다. N형 콜렉터(76) 상부의 규소게르마늄 에피택셜층(88)은 P+형 도전체로써 베이스 역할을 한다.Referring to FIG. 4E, a photolithography process is performed and the gate oxide layer on the N-type collector 76 and the N + -type collector connection 78, which are active regions of the bipolar transistor, is removed by dry etching or wet etching, and the entire upper portion is removed. The silicon germanium epitaxial layer 88 is formed in a method such as CVD or MBE. The silicon germanium epitaxial layer 88 on the N-type collector 76 serves as a base as a P + type conductor.
도 4f를 참조하면, 포토 리소그라피 공정 및 건식 식각을 통해 콜렉터(76) 상부를 포함한 주변 영역에만 규소게르마늄 에피택셜층(88)을 잔류시켜 규소게르마늄 에피택셜층(88)으로 베이스 영역을 확정한다. 이후, 전체 상부에 CVD를 이용하여 저온 산화막(89)을 증착하고, 포토 리소그라피 공정 및 건식 식각을 통해 N형 콜렉터(76) 상부의 소정 영역 및 N+형 콜렉터 연결부(78) 상의 저온 산화막을 제거하여 에미터 및 콜렉터 전극이 형성될 영역을 확정한다.Referring to FIG. 4F, the silicon germanium epitaxial layer 88 is left in the peripheral region including the upper portion of the collector 76 through a photolithography process and dry etching to determine the base region as the silicon germanium epitaxial layer 88. Thereafter, the low temperature oxide film 89 is deposited on the entire surface using CVD, and the low temperature oxide film on the N + type collector connection portion 78 and the predetermined region on the N type collector 76 is removed through a photolithography process and dry etching. To determine the area where the emitter and collector electrodes are to be formed.
도 4g를 참조하면, 전체 상부에 150 내지 400nm의 두께로 제 2 다결정 규소층을 형성한다. 제 2 다결정 규소층을 형성하는 과정에서 도펀트를 주입하거나 증착 후 도펀트를 이온 주입하여 제 2 다결정 규소층을 전도체로 만든다. 이후 포토 리소그라피 공정 및 건식 식각을 통해 N형 콜렉터(76) 상부의 소정 영역 및 N+형 콜렉터 연결부(78) 상에만 제 2 다결정 규소층을 잔류시키고, 연속적으로 건식 식각을 통해 저온 산화막(89)을 제거하여 제 2 다결정 규소층으로 이루어진 에미터(91) 및 콜렉터 전극(92)을 형성한다. 이후 포토 리소그라피 공정을 실시하고 붕소나 BF2를 주입하여 외부 베이스 전극(88a)과 외부 베이스(93)를 동시에 형성한다.Referring to FIG. 4G, a second polycrystalline silicon layer is formed on the whole with a thickness of 150 to 400 nm. In the process of forming the second polycrystalline silicon layer, the dopant is implanted or the dopant is ion implanted after deposition to make the second polycrystalline silicon layer a conductor. Thereafter, the second polycrystalline silicon layer is left only on a predetermined region of the N-type collector 76 and the N + type collector connection portion 78 through a photolithography process and dry etching, and the low-temperature oxide film 89 is continuously formed by dry etching. Is removed to form the emitter 91 and collector electrode 92 composed of the second polycrystalline silicon layer. Thereafter, a photolithography process is performed and boron or BF 2 is injected to simultaneously form the external base electrode 88a and the external base 93.
도 4h를 참조하면, 전체 상부에 CVD 방법으로 약 200nm 두께의 저온 산화막을 증착하고 건식 식각을 실시하여 에미터(91) 및 콜렉터 전극(92)에 측벽 절연막(94)을 형성한다. 이때, 측벽 절연막(94)을 형성하기 위한 건식 식각을 실시하는 과정에서 게이트(82 및 83) 상부의 열산화막(84)도 동시에 제거된다.Referring to FIG. 4H, a low-temperature oxide film having a thickness of about 200 nm is deposited on the entire surface by a CVD method, and dry etching is performed to form a sidewall insulating film 94 on the emitter 91 and the collector electrode 92. At this time, in the process of performing dry etching to form the sidewall insulating film 94, the thermal oxide film 84 on the gates 82 and 83 is also simultaneously removed.
도 4h와 도 3h를 비교하면 거의 유사하지만, 본 공정에서는 게이트 전극(82및 83)의 하부에 규소게르마늄 에피택셜층이 존재하지 않는 특징이 있다.Compared with FIG. 4H and FIG. 3H, the process is almost similar, but in this process, there is a feature that a silicon germanium epitaxial layer does not exist below the gate electrodes 82 and 83.
도 4i를 참조하면, Ti/TiN(도시되지 않음)을 증착하고, 1차 열처리하여 바이폴라의 에미터(91), 바이폴라의 콜렉터 전극(92), NMOS의 게이트(82), PMOS의 게이트(83) 및 외부 베이스 전극(88a)의 표면에 약 60 내지 70uΩcm의 비저항을 갖는 고저항 Ti 실리사이드를 형성한다. 이후 산화막 위에서 반응하지 않은 채로 남아 있는 Ti/TiN을 습식 식각으로 제거하고, 2차 열처리하여 약 15 내지 20uΩcm의 비저항을 갖는 저저항 Ti 실리사이드층(95)을 형성한다.Referring to FIG. 4I, Ti / TiN (not shown) is deposited and subjected to a first heat treatment to emitter 91 of bipolar, collector electrode 92 of bipolar, gate 82 of NMOS, and gate 83 of PMOS. And a high resistance Ti silicide having a specific resistance of about 60 to 70 uΩcm on the surface of the external base electrode 88a. After that, the Ti / TiN remaining unreacted on the oxide film is removed by wet etching, and the second heat treatment is performed to form a low-resistance Ti silicide layer 95 having a specific resistance of about 15 to 20 µΩcm.
도면에는 도시되어 있지 않지만, 콘택, 금속층 및 패드를 형성하는 백-엔드(Back-end) 공정을 거치면 최종적으로 규소게르마늄 BICMOS 소자가 완성된다.Although not shown in the drawing, a back-end process of forming a contact, a metal layer, and a pad finally results in a silicon germanium BICMOS device.
상술한 바와 같이, 본 발명은 캐리어 이동도가 높은 규소게르마늄을 베이스 층으로 하여 BICMOS 소자를 제조함으로써 BICMOS 소자에 포함된 바이폴라 트랜지스터의 동작 속도를 높이는 효과가 있다. 이러한 새로운 베이스 층의 도입이 기존에 개발된 CMOS 트랜지스터의 특성 변화를 유발하지는 않는다. 따라서, 본 발명은 BICMOS 소자에 포함된 CMOS 트랜지스터의 고유 특성을 유지하고 바이폴라 트랜지스터의 성능을 향상시킴으로써 높은 주파수 영역에서 동작하는 고주파(RF) 집적회로를 구현할 수 있도록 한다.As described above, the present invention has the effect of increasing the operation speed of the bipolar transistor included in the BICMOS device by manufacturing the BICMOS device using silicon germanium having high carrier mobility as a base layer. The introduction of this new base layer does not cause changes in the characteristics of conventional CMOS transistors. Accordingly, the present invention enables the implementation of high frequency (RF) integrated circuits operating in the high frequency region by maintaining the inherent characteristics of the CMOS transistor included in the BICMOS device and improving the performance of the bipolar transistor.
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