KR20030014151A - 더블 밸런스 믹서 회로와 그것을 이용한 직교 복조 회로 - Google Patents

더블 밸런스 믹서 회로와 그것을 이용한 직교 복조 회로 Download PDF

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Abstract

제1 및 제3 신호가 입력되는 제1 스위칭 페어와, 제2 및 제4 신호가 입력되는 제2 스위칭 페어와, 1 주기 동안에 제1 내지 제4 신호가 순서대로 상승하고, 제1 신호의 펄스의 하강 시에 제2 신호의 펄스가 상승하고, 제2 신호의 펄스의 하강 시에 제3 신호의 펄스가 상승하고, 제3 신호의 펄스의 하강 시에 제4 신호의 펄스가 상승하며, 제1 및 제2 스위칭 페어에 각각 접속되며, 제5 및 제6 신호가 입력되는 구동단과, 제1 스위칭 페어에 접속된 제1 부하 블록과, 제1 부하 블록과 제1 스위칭 페어와의 접속점으로부터 제7 신호가 출력되고, 제7 신호는 제1 및 제3 신호와 제5 및 제6 신호와의 승산에 의해 유도되고, 제2 스위칭 페어에 접속된 제2 부하 블록을 포함하며, 제2 부하 블록과 제2 스위칭 페어와의 접속점으로부터 제8 신호가 출력되고, 제8 신호는 제2 및 제4 신호와 제5 및 제6 신호와의 승산에 의해 유도되는 더블 밸런스 믹서 회로.

Description

더블 밸런스 믹서 회로와 그것을 이용한 직교 복조 회로{DOUBLE BALANCED MIXER CIRCUIT AND GUADRATURE DEMODULATION CIRCUIT USING SAME}
본 발명은 반송파 신호와 수신 신호를 이용하여 승산을 행함으로써 복조 신호를 얻는 더블 밸런스 믹서 회로 및 그것을 이용한 직교 복조 회로에 관한 것이다.
최근, 이동체 통신에 이용되는 디지털 변조는 주파수의 이용 효율을 높이기 위해서, 90도의 위상차가 있는 2개의 베이스 밴드 신호를 송수신 시에 사용한다.
이 2개의 베이스 밴드 신호는, I 신호, Q 신호로 불린다. 이 I, Q 신호는 송신 시에 변조되고, 이 변조된 I, Q 신호는 수신 시에 복조된다. 이 때, 수신측에서는 I, Q 신호의 90도의 위상차를 정확하게 실현하는 위상기를 구비한 복조기를 필요로 한다.
도 11은 종래 기술에 의한 직교 복조 회로의 구성도이다. 도 12는 종래 기술에 의한 직교 복조 회로의 클럭 신호 및 로컬 신호의 동작 파형을 도시한 도면이다. 이하에, 종래 기술에 의한 직교 복조 회로의 구성 및 동작을 설명한다.
도 11에 도시한 바와 같이, 종래 기술에 의한 직교 복조 회로(10)는 제1 및 제2 더블 밸런스 믹서(DBM) 회로(11a, 11b)와, 위상기(12)로 구성된다. 이 위상기(12)는 로컬 버퍼(13)와, 90도 위상기(14)로 구성된다.
이러한 직교 복조 회로(10)에서는, 로컬 버퍼(13)에 로컬 신호의 2배의 주파수를 갖는 정현파 신호가 입력되면, 로컬 버퍼(13)로부터 클럭 신호 CLK1, CLK2가 출력된다. 이들 클럭 신호 CLK1, CLK2를 90도 위상기(14)에 통과시킴으로써, 90도의 위상차가 있는 로컬 신호 LO1, LO2, LO3, LO4가 출력된다. 그리고, 로컬 신호 LO1, LO3은 제1 더블 밸런스 믹서 회로(11a)에 입력되고, 로컬 신호 LO2, LO4는 제2 더블 밸런스 믹서 회로(11b)에 입력된다. 한편, 제1 및 제2 더블 밸런스 믹서 회로(11a, 11b)에는 고주파 또는 중간 주파수대로부터의 변조된 수신 신호 R1, R2가 입력된다. 그리고, 제1 및 제2 더블 밸런스 믹서 회로(11a, 11b)에서 수신 신호와 로컬 신호와의 승산이 각각 행해짐으로써, I 채널, Q 채널의 복조 신호가 각각 출력된다. 또한, 제1 및 제2 더블 밸런스 믹서 회로(11a, 11b)에 제1 및 제2 이득 제어 신호 GC1, GC2가 각각 입력되어 I 채널, Q 채널의 이득이 제어된다.
여기서, 90도의 위상차를 갖는 로컬 신호 LO1, LO2, LO3, LO4를 얻기 위해서는, 로컬 신호 LO1, LO2, LO3, LO4의 원하는 주파수에 대하여 2배의 주파수를 갖는 원 신호가 필요해진다. 즉, 도 12에 도시한 바와 같이, 클럭 신호 CLK1, CLK2는 로컬 신호 LO1, LO2, LO3, LO4의 2배의 주파수를 갖는다. 또한, 클럭 신호 CLK1, CLK2 및 로컬 신호 LO1, LO2, LO3, LO4의 파형은 듀티비가 50%인 구형파로 되어 있다.
도 13에는 종래 기술에 의한 더블 밸런스 믹서 회로의 구성도를 도시한다. 도 13에 도시한 바와 같이, 직교 복조 회로(10)에서의 제1 더블 밸런스 믹서 회로(11a)는 부하 블록(21a)과, 스위칭 페어(22a)와, 구동단(23a)으로 구성된다. 그리고, 스위칭 페어(22a)는 트랜지스터 M3, M4, M5, M6으로 이루어지는 스위칭 소자(31)를 구비하고, 구동단(23a)은 전류원(32)과 트랜지스터(33)로 이루어지는 차동쌍 회로(34)를 갖는다. 여기서, 예를 들면, 반송파 주파수와 동일한 주파수이고, 또한 전원 전압과 접지 사이에서 변동하는 진폭을 갖는 로컬 신호 LO1, LO3이 스위칭 페어(22a)에 입력됨으로써, 스위칭 페어(22a)의 스위칭 동작이 행해진다. 또한, 도 13에서는 제1 더블 밸런스 믹서 회로(11a)를 도시하였지만, 제2 더블 밸런스 믹서 회로(11b)도 마찬가지의 구조이다. 또한, 이러한 더블 밸런스 믹서 회로(11a, 11b)는 변조기에 이용하는 것도 가능하다.
상기 더블 밸런스 믹서 회로(11a)의 동작은 이하의 수학식 1에 의해 정의된다.
여기서, ωs는 수신 신호의 주파수 성분을 나타내고, ωc는 로컬 신호의 주파수 성분을 나타낸다. 이들 수신 신호의 주파수 성분 및 로컬 신호의 주파수 성분은, 도 13에 도시한 R1, R2 및 LO1, LO3에 각각 입력된다. 이 때, 더블 밸런스 믹서 회로(11a)의 출력에 있어서, 필터를 이용하여 수신 신호의 주파수 성분과 로컬 신호의 주파수 성분과의 차 성분을 추출하면, I, Q 신호로 이루어지는 복조 신호를 얻을 수 있다.
도 14에는 종래 기술에 의한 90도 위상기의 구성도를 도시한다. 도 14에 도시한 바와 같이, 직교 복조 회로(10)에 있어서 중요한 구성 요소가 되는 90도 위상기(14)는, 예를 들면 D-플립플롭을 이용한 카운터(50)에 의해 구성된다. 이 카운터(50)에 로컬 버퍼(13)로부터의 클럭 신호 CLK1, CLK2가 입력되고, 90도의 위상차를 갖는 로컬 신호 LO가 출력된다. 여기서, 90도 위상기(14)에 도 14에 도시한 바와 같은 디지털 위상기를 사용한 경우에는, 정확한 90도의 위상차를 갖는 로컬 신호 LO를 얻기 쉽다.
그러나, 상기 종래 기술에 의한 직교 복조 회로(10)에서는 이하에 설명하는 두가지 문제가 있다.
첫째는, 로컬 신호 LO1, LO2, LO3, LO4에 위상 오차가 생기게 된다는 문제이다. 즉, 정현파 신호를 펄스 파형으로 정형하는 로컬 버퍼(13)에는 차동 증폭 회로 등이 사용되기 때문에, 로컬 버퍼(13) 자신의 오프셋 성분을 완전하게 0으로 하는 것은 곤란하다. 이 때문에, 로컬 버퍼(13)의 오프셋 성분에 의해, 클럭 신호 CLK1, CLK2의 펄스 파형의 듀티비가 50%로 유지될 수 없게 된다. 그리고, 듀티비가 50%인 펄스 파형을 갖는 클럭 신호 CLK1, CLK2가 90도 위상기(14)에 입력되지 않으면, I 채널의 로컬 신호 LO1, LO3과 Q 채널의 로컬 신호 LO2, LO4 사이에 위상 오차가 생기게 된다.
이러한 위상 오차의 문제에 대하여, 도 15를 이용하여, 구체적으로 설명한다. 여기서, 도 15의 (a)는 로컬 버퍼에 입력되는 정현파 신호를 나타내는 파형도이고, 도 15의 (b), (c) 및 (d)는 더블 밸런스 믹서 회로에 입력되는 로컬 신호의 파형도를 나타낸다.
우선, 로컬 버퍼(13) 내에 오프셋 성분이 존재하지 않는 경우, 도 15의 (a)에 도시한 바와 같이, 정현파 신호의 접지 레벨은 변화하지 않는다. 따라서, 도 15의 (b)에 도시한 바와 같이, 클럭 신호 CLK의 클럭 파형은, 듀티비가 50%인 구형 파형이 된다. 이에 수반하여, 제1, 제2, 제3, 제4 로컬 신호 LO1, LO2, LO3, LO4의 파형은 각각 듀티비가 50%로 된다.
또한, 로컬 버퍼(13) 내에 오프셋 성분이 존재하여, 도 15의 (a)에 도시한 바와 같이, 정현파 신호의 접지 레벨이 마이너스측으로 변화한 경우, 도 15의 (c)에 도시한 바와 같이, 클럭 신호 CLK의 클럭 파형에서는 하이 레벨의 펄스의 중심X로부터 양측으로 펄스 폭이 넓어져, 하이 레벨의 듀티비가 50% 이상으로 된다. 이에 수반하여, 제1, 제4 로컬 신호 LO1, LO4의 펄스의 하강부 A의 위치와, 제2, 제3 로컬 신호 LO2, LO3의 펄스의 상승부 B의 위치가 변화한다. 그 결과, 제1 로컬 신호 LO1의 하이 레벨의 펄스의 중심 X1과, 제2 로컬 신호 LO2의 하이 레벨의 펄스의 중심 X2와의 위상차는, 90도 이하로 되게 된다.
또한, 로컬 버퍼(13) 내에 오프셋 성분이 존재하여, 도 15의 (a)에 도시한 바와 같이, 정현파 신호의 접지 레벨이 플러스측으로 변화한 경우, 도 15의 (d)에 도시한 바와 같이, 클럭 신호 CLK의 클럭 파형에서는 하이 레벨의 펄스의 중심 X로부터 양측으로 펄스 폭이 좁아져, 하이 레벨의 듀티비가 50% 이하로 된다. 이에 수반하여, 제1, 제4 로컬 신호 LO1, LO4의 펄스의 하강부 A의 위치와, 제2, 제3 로컬 신호 LO2, LO3의 펄스의 상승부 B의 위치가 변화한다. 그 결과, 제1 로컬 신호 LO1의 하이 레벨의 펄스의 중심 X1와, 제2 로컬 신호 LO2의 하이 레벨의 펄스의 중심 X2와의 위상차는 90도 이상으로 되게 된다.
또한, 상기에서는 일례로서, 로컬 버퍼(13)에 오프셋 성분이 존재하고 있는 경우를 들었지만, 다른 요인에 의해서 클럭 파형의 듀티비를 50%로 유지할 수 없는 경우도, I 채널, Q 채널 간의 로컬 신호에 있어서 90도의 위상차를 유지할 수 없게 된다.
둘째는, 직교 복조 회로(10)에 가변 이득 기능을 갖게 한 경우에, I, Q 신호 간에 이득 오차가 생기게 되는 문제이다. 직교 복조 회로(10)의 이득 가변은 더블밸런스 믹서 회로(11a, 11b)에서 구동단(23a)의 바이어스 전류를 가변함으로써도 실현할 수 있지만, 통상, 수신기 등에서는 이득 제어 신호 GC1, GC2에 대하여 이득을 데시벨 표시로 변화시키기 위해서, 제어 전압에 대하여 지수 함수 출력 전류를 이득 제어 신호 GC1, GC2로서 이용하게 된다. 이 때, 직교 복조 회로(10)에는 I, Q 채널용으로서 2개의 더블 밸런스 믹서 회로(11a, 11b)가 있기 때문에, 이들 더블 밸런스 믹서 회로(11a, 11b)에 대하여 2개의 이득 제어 신호 GC1, GC2가 각각 필요해진다. 그리고, 이득을 변화시키기 위한 이득 제어 신호 GC1, GC2 또는 이득 가변량이 I, Q 신호 간에서 다르면, I, Q 신호 간의 이득에 오차가 생기게 된다.
이상과 같이, 상기 종래 기술에서는, 첫째로, 90도 위상기(14)를 동작시키기 위해서 입력하는 클럭 파형의 듀티비가 50%를 유지할 수 없는 경우, 로컬 신호의 90도 위상차에 어긋남이 발생하게 되는 문제가 있었다. 둘째로, I, Q 채널용으로서 2개의 더블 밸런스 믹서 회로(11a, 11b)를 설치함으로써, 2개의 이득 제어 신호 GC1, GC2가 필요해지기 때문에, 2개의 이득 제어 신호 GC1, GC2 간에서 오차가 생기어, I, Q 신호 간의 이득이나 이득 변화량이 달라지는 문제가 있었다. 이와 같이, 종래 기술에서의 직교 복조 회로에서는, 두가지 문제에 의해서 복조 오차가 생겼다.
본 발명은 상기한 문제점을 감안하여 이루어진 것으로, I, Q 신호의 이득 가변 시에 이득 변화량이나 이득 오차를 저감하여 직교 복조 회로에서의 복조 오차를 줄일 수 있는 더블 밸런스 회로 및 그것을 이용한 직교 복조 회로를 제공하는 데에목적이 있다.
도 1은 본 발명의 일 실시 형태에 따른 직교 복조 회로의 구성을 도시하는 도면.
도 2는 본 발명의 일 실시 형태에 따른 직교 복조 회로에 이용하는 위상기의 동작을 도시하는 도면.
도 3은 본 발명의 일 실시 형태에 따른 파형도를 도시한 것으로, (a)는 정현파 신호의 파형도, (b)는 클럭 신호 및 로컬 신호의 파형도, (c) 및 (d)는 각각 클럭 신호의 듀티비가 변화된 경우의 로컬 신호의 파형도.
도 4는 본 발명의 일 실시 형태에 따른 더블 밸런스 믹서 회로의 구성을 도시하는 도면.
도 5는 본 발명의 일 실시 형태에 따른 더블 밸런스 믹서 회로에 이용하는 스위칭 페어의 구성을 도시하는 도면.
도 6은 본 발명의 일 실시 형태에 따른 더블 밸런스 믹서 회로에 이용하는 구동단의 구성을 도시하는 도면.
도 7의 (a) 및 (b)는 각각 본 발명의 일 실시 형태에 따른 더블 밸런스 믹서 회로의 동작을 설명하는 도면.
도 8은 본 발명의 일 실시 형태에 따른 더블 밸런스 믹서 회로의 구체예를 도시하는 회로도.
도 9는 본 발명의 일 실시 형태에 따른 위상기의 구체예를 도시하는 회로도.
도 10은 본 발명의 일 실시 형태에 따른 출력 버퍼의 구체예를 도시하는 회로도.
도 11은 종래 기술에 의한 직교 복조 회로의 구성을 도시하는 도면.
도 12는 종래 기술에 의한 직교 복조 회로에 이용하는 위상기의 동작을 도시하는 도면.
도 13은 종래 기술에 의한 더블 밸런스 믹서 회로의 구성을 도시하는 도면.
도 14는 종래 기술에 의한 90도 위상기의 구성을 도시하는 도면.
도 15는 종래 기술에 의한 파형도를 도시한 것으로, (a)는 정현파 신호의 파형도, (b)는 종래 기술에 의한 클럭 신호 및 로컬 신호의 파형도, (c) 및 (d)는 각각 종래 기술에 의한 클럭 신호의 듀티비가 변화된 경우의 로컬 신호의 파형도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 직교 복조 회로
11 : 더블 밸런스 믹서(DBM) 회로
12 : 위상기
13 : 로컬 버퍼
14 : 90도 위상기
15 : 펄스 파형 정형 회로
21a, 21b : 부하 블록
22a, 22b : 스위칭 페어
23 : 구동단
31, 31a, 31b, 31c, 31d : 스위칭 소자
32 : 전류원
33 : 트랜지스터
34 : 차동쌍
41 : 1/2 분주 회로
42 : AND 회로
43 : 트랜스임피던스 회로
CLK1, CLK2 : 클럭 신호
LO1, LO2, LO3, LO4 : 로컬 신호
R1, R2 : 수신 신호
GC : 이득 제어 신호
본 발명의 제1 시점에 의한 더블 밸런스 믹서 회로는, 제1 및 제3 신호가 입력되는 제1 스위칭 페어와, 제2 및 제4 신호가 입력되는 제2 스위칭 페어와, 1 주기 동안에 상기 제1 내지 제4 신호가 순서대로 상승하고, 상기 제1 신호의 펄스의 하강 시에 상기 제2 신호의 펄스가 상승하고, 상기 제2 신호의 펄스의 하강 시에 상기 제3 신호의 펄스가 상승하고, 상기 제3 신호의 펄스의 하강 시에 상기 제4 신호의 펄스가 상승하는, 상기 제1 및 제2 스위칭 페어에 각각 접속되고, 제5 및 제6 신호가 입력되는 구동단과, 상기 제1 스위칭 페어에 접속된 제1 부하 블록과, 상기 제1 부하 블록과 상기 제1 스위칭 페어와의 접속점으로부터 제7 신호가 출력되고, 상기 제7 신호는 상기 제1 및 제3 신호와 상기 제5 및 제6 신호와의 승산에 의해 유도되고, 상기 제2 스위칭 페어에 접속된 제2 부하 블록을 포함하며, 상기 제2 부하 블록과 상기 제2 스위칭 페어와의 접속점으로부터 제8 신호가 출력되고, 상기 제8 신호는 상기 제2 및 제4 신호와 상기 제5 및 제6 신호와의 승산에 의해 유도되는 것을 구비한다.
본 발명의 제2 시점에 의한 직교 복조 회로는, 제1, 제2, 제3, 제4 신호가 출력되는 위상기와, 상기 위상기에 접속되고, 상기 제1, 제2, 제3, 제4 신호 및 제5, 제6 신호가 입력되며, 제7 및 제8 신호를 출력하는 더블 밸런스 믹서 회로를 구비한 직교 복조 회로에 있어서, 상기 더블 밸런스 믹서 회로는, 상기 제1 및 제3 신호가 입력되는 제1 스위칭 페어와, 상기 제2 및 제4 신호가 입력되는 제2 스위칭페어와, 1 주기 동안에 상기 제1 내지 제4 신호가 순서대로 상승하고, 상기 제1 신호의 펄스의 하강 시에 상기 제2 신호의 펄스가 상승하고, 상기 제2 신호의 펄스의 하강 시에 상기 제3 신호의 펄스가 상승하고, 상기 제3 신호의 펄스의 하강 시에 상기 제4 신호의 펄스가 상승하며, 상기 제1 및 제2 스위칭 페어에 각각 접속되며, 상기 제5 및 제6 신호가 입력되는 구동단과, 상기 제1 스위칭 페어에 접속되는 제1 부하 블록과, 상기 제1 부하 블록과 상기 제1 스위칭 페어와의 접속점으로부터 상기 제7 신호가 출력되고, 상기 제7 신호는 상기 제1 및 제3 신호와 상기 제5 및 제6 신호와의 승산에 의해 유도되고, 상기 제2 스위칭 페어에 접속되는 제2 부하 블록을 포함하며, 상기 제2 부하 블록과 상기 제2 스위칭 페어와의 접속점으로부터 상기 제8 신호가 출력되고, 상기 제8 신호는 상기 제2 및 제4 신호와 상기 제5 및 제6 신호와의 승산에 의해 유도되는 것을 구비한다.
[발명의 실시 형태]
본 발명의 일 실시 형태를 이하에 도면을 참조하여 설명한다. 또한, 모든 도면에 걸쳐서 공통되는 부분에는 공통되는 참조 부호를 이어 설명한다.
도 1은 본 발명의 일 실시 형태에 따른 직교 복조 회로의 구성도이다. 도 2는 본 발명의 일 실시 형태에 따른 직교 복조 회로의 클럭 신호 및 로컬 신호의 동작 파형을 도시한 도면이다. 이하에, 본 발명의 일 실시 형태에 따른 직교 복조 회로의 구성 및 동작에 대하여 설명한다.
도 1에 도시한 바와 같이, 본 발명의 일 실시 형태에 따른 직교 복조 회로(10)은 더블 밸런스 믹서(DBM) 회로(11)과, 위상기(12)로 구성된다. 이 위상기(12)는 로컬 버퍼(13)과, 90도 위상기(14)와, 펄스 파형 정형 회로(15)로 구성된다.
이러한 직교 복조 회로(10)에서는, 로컬 버퍼(13)에 로컬 신호의 2배의 주파수를 갖는 정현파 신호가 입력되면, 로컬 버퍼(13)로부터 클럭 신호 CLK1, CLK2가 출력된다. 이들 클럭 신호 CLK1, CLK2를 90도 위상기(14) 및 파형 정형 회로(15)에 통과시킴으로써, 로컬 신호 LO1, LO2, LO3, LO4가 출력되고, 이들 로컬 신호 LO1, LO2, LO3, LO4가 더블 밸런스 믹서 회로(11)에 입력된다. 한편, 더블 밸런스 믹서 회로(11)에는 고주파 또는 중간 주파수대로부터의 변조된 수신 신호 R1, R2가 입력된다. 그리고, 더블 밸런스 믹서 회로(11)에서 수신 신호와 로컬 신호와의 승산이 행해짐으로써, I 채널, Q 채널의 복조 신호가 출력된다. 또한, 더블 밸런스 믹서 회로(11)에 이득 제어 신호 GC가 입력되어, I 채널, Q 채널의 이득이 제어된다.
여기서, 도 2에 도시한 바와 같이, 클럭 신호 CLK1, CLK2의 클럭 파형은 듀티비가 50%인 구형파이다. 또한, 로컬 신호 LO1, LO2, LO3, LO4는 4상의 신호 파형이 순서대로 출력되고, 이 4상의 파형은 1 주기 동안에 하이 레벨의 상태가 서로 오버랩되지 않는다. 즉, 1 주기 동안에 순서대로, 제1 로컬 신호 LO1의 펄스 하강 시에 제2 로컬 신호 LO2의 펄스가 상승하고, 이 제2 로컬 신호 LO2의 펄스 하강 시에 상기 제3 로컬 신호 LO3의 펄스가 상승하고, 이 제3 로컬 신호 LO3의 펄스 하강 시에 제4 로컬 신호 LO4의 펄스가 상승한다. 이러한 로컬 신호 LO1, LO2, LO3, LO4에서는 하이 레벨의 펄스의 듀티비가 25%이다. 또한, 로컬 신호 LO1, LO2,LO3, LO4는 각각 90도씩 위상이 어긋나 있다. 또한, 로컬 버퍼(13)에 입력된 정현파 신호는 접지 레벨을 임계치로서, 1과 0의 진폭을 갖는 클럭 파형으로 정형되어 있다.
도 3의 (a)는 본 발명의 일 실시 형태에 따른 로컬 버퍼에 입력되는 정현파 신호의 파형도이다. 도 3의 (b), (c) 및 (d)는 각각 본 발명의 일 실시 형태에 따른 더블 밸런스 믹서 회로에 입력되는 로컬 신호의 파형도이다. 이하에, 로컬 버퍼(13) 내에 오프셋 성분이 혼입되었을 때에, 로컬 신호의 파형이 어떻게 변화하는지를 구체적으로 설명한다. 또한, 로컬 버퍼(13) 이외에서 오프셋 성분이 존재하는 경우도 마찬가지로 로컬 신호의 파형은 변화한다.
우선, 로컬 버퍼(13) 내에 오프셋 성분이 존재하지 않은 경우, 도 3의 (a)에 도시한 바와 같이, 정현파 신호의 접지 레벨은 변화하지 않는다. 따라서, 도 3의 (b)에 도시한 바와 같이, 클럭 신호 CLK의 클럭 파형은 듀티비가 50%인 구형 파형으로 된다. 이것에 수반하여, 제1, 제2, 제3, 제4 로컬 신호 LO1, LO2, LO3, LO4의 파형은 각각 듀티비가 25%로 된다.
또한, 로컬 버퍼(13) 내에 오프셋 성분이 존재하여, 도 3의 (a)에 도시한 바와 같이, 정현파 신호의 접지 레벨이 마이너스측으로 변화한 경우, 도 3의 (c)에 도시한 바와 같이, 클럭 신호 CLK의 클럭 파형에서는, 하이 레벨의 펄스 폭이 넓게 되어, 하이 레벨의 듀티비가 50% 이상으로 된다. 이에 수반하여, 제1, 제3 로컬 신호 LO1, LO3에서는, 하이 레벨의 펄스 폭이 클럭 파형의 하이 레벨과 동일한 펄스 폭으로 넓어져, 하이 레벨의 듀티비가 25% 이상으로 된다. 한편, 제2, 제4 로컬 신호 LO2, LO4에서는 하이 레벨의 펄스 폭이 클럭 파형의 로우 레벨과 동일한 펄스 폭으로 좁아지게 되어, 하이 레벨의 듀티비가 25% 이하로 된다.
또한, 로컬 버퍼(13) 내에 오프셋 성분이 존재하여, 도 3의 (a)에 도시한 바와 같이, 정현파 신호의 접지 레벨이 플러스측으로 변화한 경우, 도 3의 (d)에 도시한 바와 같이, 클럭 신호 CLK의 클럭 파형에서는 하이 레벨의 펄스 폭이 좁아지게 되어, 하이 레벨의 듀티비가 50% 이하로 된다. 이에 수반하여, 제1, 제3 로컬 신호 LO1, LO3에서는, 하이 레벨의 펄스 폭이 클럭 파형의 하이 레벨과 동일한 펄스 폭으로 좁아지고, 하이 레벨의 듀티비가 25% 이하로 된다. 한편, 제2, 제4 로컬 신호 LO2, LO4에서는 하이 레벨의 펄스 폭이 클럭 파형의 로우 레벨과 동일한 펄스 폭으로 넓어져 하이 레벨의 듀티비가 25% 이상으로 된다.
이상과 같이, 로컬 버퍼(13) 내에 오프셋 성분이 존재하는 경우에는, 클럭 신호 CLK 에서의 펄스의 듀티비가 50%로 유지될 수 없다. 이러한 경우, 로컬 신호 LO1, LO2, LO3, LO4의 제1 파형부터 제4 파형은 시간이 진행하는 방향과 반대 방향으로 시간 축 상에서 변화하는 분도 포함시켜, 펄스 폭이 변화하고 듀티비도 변화한다. 여기서, 로컬 신호 LO1, LO2, LO3, LO4의 제1 파형부터 제4 파형은 하이 레벨의 각 펄스의 중심 T1, T2, T3, T4를 축으로 하여, 펄스 폭은 각각 넓어지고 좁아진다. 이 때, 제1 로컬 신호 LO1과 제2 로컬 신호 LO2와의 파형 또는 제3 로컬 신호 LO3과 제4 로컬 신호 LO4와의 파형은 상반하여 펄스 폭이 변화한다. 그러나, 이러한 경우라도, T1과 T2 사이, T2와 T3 사이, T3과 T4 사이의 위상차는 각각 90도를 유지하고 있다.
도 4는 본 발명의 일 실시 형태에 따른 더블 밸런스 믹서 회로의 구성도이다. 도 5는 본 발명의 일 실시 형태에 따른 더블 밸런스 믹서 회로의 스위칭 페어의 구성도이다. 도 6은 본 발명의 일 실시 형태에 따른 더블 밸런스 믹서 회로의 구동단의 구성도이다. 이하에, 본 발명의 일 실시 형태에 따른 더블 밸런스 믹서 회로의 구성 및 동작에 대하여 설명한다.
도 4에 도시한 바와 같이, 더블 밸런스 믹서 회로(11)은 제1 및 제2 부하 블록(21a, 21b)와, 제1 및 제2 스위칭 페어(22a, 22b)와, 구동단(23)으로 구성된다.
여기서, 제1 및 제2 부하 블록(21a, 21b)은 저항이나 시상수를 갖게 하기 위해서 저항과 용량을 병렬로 접속한 수동 소자나 PMOS 트랜지스터 등의 능동 소자로 구성된다.
또한, 제1 스위칭 페어(22a)는 도 5에 도시한 바와 같이, 스위칭 소자(31)로 구성되며, 이 스위칭 소자(31)에 로컬 신호 LO1, LO3이 입력된다. 또한, 제2 스위칭 페어(22b)도 도 5에 도시한 구조와 마찬가지이다.
또한, 구동단(23)은 도 6에 도시한 바와 같이, 전류원(32)과 트랜지스터(33)로 이루어지는 차동쌍(34)으로 구성되는 경우나, 수신 신호 R1, R2로서 완전한 차동 신호를 받는 것을 전제로 한 경우에는 전류원(32)을 생략하여 트랜지스터(33)만으로 이루어지는 차동쌍(34)으로 구성되는 경우가 있다.
또한, 스위칭 페어(22a, 22b)의 스위치 소자(31) 및 구동단(23)의 트랜지스터(33)에는 바이폴라 트랜지스터 또는 MOS 트랜지스터의 어느 쪽을 사용해도 된다. 또한, 더블 밸런스 믹서 회로(11)은 변조기에 이용하는 것도 가능하다.
이러한 더블 밸런스 믹서 회로(11)에서는 제1 스위칭 페어(22a)에 로컬 신호 LO1, LO3이 입력되고, 제2 스위칭 페어(22b)에 로컬 신호 LO2, LO4가 입력된다. 한편, 구동단(23)에 수신 신호 R1, R2가 입력된다. 그리고, 수신 신호와 로컬 신호가 승산되고, 제1 및 제2 스위칭 페어(22a, 22b)와 제1 및 제2 부하 블록(21a, 21b)과의 접속점으로부터 I 채널, Q 채널의 복조 신호가 각각 출력된다.
도 7의 (a) 및 (b)는 각각 로컬 신호의 각 위상에서의 더블 밸런스 믹서 회로의 동작도이다. 이하에, 더블 밸런스 믹서 회로에서의 I 신호, Q 신호의 복조에 대하여 설명한다.
I 신호를 복조할 때는, 도 7의 (a)에 도시한 바와 같이, 스위칭 페어(22a)의 제1 스위칭 소자(31a)를 온 상태로 함으로써, 로컬 신호 LO1의 복조 신호가 출력되고, 스위칭 페어(22a)의 제2 스위칭 소자(31b)를 온 상태로 함으로써, 로컬 신호 LO3의 복조 신호가 출력된다.
Q 신호를 복조할 때는 도 7의 (b)에 도시한 바와 같이, 스위칭 페어(22b)의 제3 스위칭 소자(31c)를 온 상태로 함으로써, 로컬 신호 LO2의 복조 신호가 출력되고, 스위칭 페어(22b)의 제4 스위칭 소자(31d)를 온 상태로 함으로써, 로컬 신호 LO4의 복조 신호가 출력된다.
이 때, 로컬 신호 LO1 내지 LO4는, 도 2에 도시한 바와 같이, 서로 하이 레벨의 위상이 오버랩되지 않기 때문에, 로컬 신호 LO1로부터 LO4의 파형의 1 주기 동안에, I, Q 신호의 양방의 신호 전류가 동시에 구동단(23)에 흐르지는 않는다. 따라서, I 채널, Q 채널용으로 구동단(23)을 각각 설치할 필요가 없기 때문에, 구동단(23)은 하나로도 된다.
또한, 구동단(23)의 바이어스 전류를 이득 제어 신호 GC로 이루어지는 외부 신호에 의해서 제어하면, 더블 밸런스 믹서 회로(11) 자체의 이득이 변하여, 직교 복조 회로(10)의 변환 이득을 가변할 수 있다. 여기서, 직교 복조 회로(10) 내에 이득을 변화시키는 더블 밸런스 믹서 회로(11)의 구동단(23)은 하나밖에 없기 때문에, 이득 제어 신호 GC도 I, Q 신호 간의 2개의 채널에 대하여 하나이어도 된다.
도 8은 본 발명의 일 실시 형태에 따른 더블 밸런스 믹서 회로의 구성도이다. 도 9는 본 발명의 일 실시 형태에 따른 4상의 로컬 신호를 형성하기 위한 위상기의 구성도이다. 도 10은 본 발명의 일 실시 형태에 따른 더블 밸런스 믹서 회로의 출력에 배치되는 회로의 구성도이다. 이하에, 본 발명의 일 실시 형태에 따른 직교 복조 회로가 구체적인 구성예에 대하여 설명한다.
도 8에 도시한 바와 같이, 더블 밸런스 믹서 회로(11)은 제1 및 제2 부하 블록(21a, 21b)과, 제1 및 제2 스위칭 페어(22a, 22b)와, 구동단(23)으로 구성된다. 그리고, 구동단(23)은 MOS 트랜지스터 M1, M2로 구성되고, 스위칭 페어(22a, 22b)는 MOS 트랜지스터 M3, M4로 구성된다. 또한, MOS 트랜지스터 M1, M2의 게이트 단자에 입력 저항 Rin의 일단이 각각 접속되고, 이 입력 저항 Rin의 타단에 용량 C의 일단이 접속되고, 이 용량 C의 타단은 접지된다. 또한, 입력 저항 Rin의 타단의 전압 Vb를 이득 제어 회로에서 제어함으로써, MOS 트랜지스터 M1, M2의 트랜스컨덕턴스를 가변할 수 있다. 이 때, 외부로부터의 제어 전압 Vc에 의해서 MOS 트랜지스터 M1, M2의 드레인 전류가 지수 함수의 특성으로 변화하는 전압 Vb를 발생하는회로를 사용하면, 제어 전압 Vc에 대하여 데시벨 표시의 이득 가변을 실현할 수 있다. 또한, 로컬 신호 LO1, LO2, LO3, LO4의 진폭을 전원과 접지 사이의 값으로 하면, 스위칭 페어(22a, 22b)의 각 MOS 트랜지스터 M3, M4가 스위칭 동작을 행한다.
도 9에 도시한 바와 같이, 위상기(12)는 로컬 버퍼(13)와, 90도 위상기(14)와, 펄스 파형 정형 회로(15)로 구성된다. 그리고, 90도 위상기(14)는 D-플립플롭을 이용한 1/2 분주 회로(41)로 구성되고, 펄스 파형 정형 회로(15)는 AND 회로(42)로 구성된다. 이러한 위상기(12)에서는 우선, 로컬 버퍼(13)에 로컬 신호 LO1, LO2, LO3, LO4의 2배의 주파수를 갖는 신호가 입력되어, 로컬 버퍼(13)로부터 클럭 신호 CLK1, CLK2가 출력된다. 이 클럭 신호 CLK1, CLK2는 90도 위상기(14)에 입력되고, 1/2 분주 회로(41)를 이용하여 90도의 위상차를 갖는 4상의 신호가 출력된다. 이 신호는 펄스 파형 정형 회로(15)를 통과함으로써, 로컬 신호 LO1, LO2, LO3, LO4가 출력된다.
도 10에 도시한 바와 같이, 통상, 더블 밸런스 믹서 회로(11)는 전류 출력이기 때문에, 더블 밸런스 믹서 회로(11)의 출력에 트랜스임피던스 회로(43)가 배치된다. 여기서, 트랜스임피던스 회로(43)의 부하는 저항 R와 컨덴서 C를 병렬로 접속한 것을 사용하고, 트랜스임피던스 회로(43)로 대역 제한을 행함으로써 직교 복조 회로(10)의 고주파 성분을 컷트한다.
상기 본 발명의 일 실시 형태에 따르면, 로컬 신호 LO1, LO2, LO3, LO4는 4상의 신호 파형이 순서로 출력되고, 이 4상의 파형은 1 주기 동안에 하이 레벨의 상태가 서로 오버랩되지 않는다. 이 때문에, 로컬 버퍼(13)에 오프셋 성분이 존재하는 등에 의해 클럭 신호 CLK1, CLK2의 듀티비가 50%를 유지할 수 없는 경우에서도, 로컬 신호 LO1, LO2, LO3, LO4에서의 펄스 폭의 중심의 각각의 간격은 90도를 유지한다. 따라서, 본 발명의 로컬 신호 LO1, LO2, LO3, LO4를 반송파 신호로서 이용하면 직교 복조 회로(10)에서의 위상 오차를 저감할 수 있다.
또한, 더블 밸런스 믹서 회로(11)를 하나의 구동단(23)으로 구성해도, 로컬 신호 LO1, LO2, LO3, LO4의 펄스의 입력이 서로 오버랩되지 않기 때문에, 수신한 신호에 대하여 90도 위상차를 유지한 2개의 I, Q 신호를 복조할 수 있다. 따라서, 2개의 I, Q 채널의 이득을 동시에 가변할 때, 2개의 더블 밸런스 믹서 회로(11)나 2개의 이득 제어 신호 GC를 사용할 필요가 없다. 이 때문에, I, Q의 신호의 이득 가변 시에, 이득 변화량이나 이득 오차를 저감할 수 있다.
상술한 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구 범위에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것으로 의도되어야 한다.
이상과 같이, 본 발명에 일 실시 형태에 따르면, 위상 오차 및 이득 오차를 저감할 수 있기 때문에 직교 복조 회로에서의 복조 오차를 저감할 수 있다.

Claims (17)

  1. 제1 및 제3 신호가 입력되는 제1 스위칭 페어와,
    제2 및 제4 신호가 입력되는 제2 스위칭 페어와, 1 주기 동안에 상기 제1 내지 제4 신호가 순서대로 상승하고, 상기 제1 신호의 펄스의 하강 시에 상기 제2 신호의 펄스가 상승하고, 상기 제2 신호의 펄스의 하강 시에 상기 제3 신호의 펄스가 상승하고, 상기 제3 신호의 펄스의 하강 시에 상기 제4 신호의 펄스가 상승하며,
    상기 제1 및 제2 스위칭 페어에 각각 접속되며, 제5 및 제6 신호가 입력되는 구동단과,
    상기 제1 스위칭 페어에 접속된 제1 부하 블록과, 상기 제1 부하 블록과 상기 제1 스위칭 페어와의 접속점으로부터 제7 신호가 출력되고, 상기 제7 신호는 상기 제1 및 제3 신호와 상기 제5 및 제6 신호와의 승산에 의해 유도되고,
    상기 제2 스위칭 페어에 접속된 제2 부하 블록을 포함하며, 상기 제2 부하 블록과 상기 제2 스위칭 페어와의 접속점으로부터 제8 신호가 출력되고, 상기 제8 신호는 상기 제2 및 제4 신호와 상기 제5 및 제6 신호와의 승산에 의해 유도되는
    더블 밸런스 믹서 회로.
  2. 제1항에 있어서,
    상기 구동단에 제9 신호가 입력되고, 이 제9 신호를 제어함으로써, 상기 제7 및 제8 신호의 이득을 가변하는 더블 밸런스 믹서 회로.
  3. 제1항에 있어서,
    상기 구동단은 2개의 트랜지스터를 포함하는 차동쌍으로 구성되는 더블 밸런스 믹서 회로.
  4. 제1항에 있어서,
    상기 구동단은 2개의 트랜지스터와 전류원을 포함하는 차동쌍으로 구성되는 더블 밸런스 믹서 회로.
  5. 제1항에 있어서,
    상기 구동단과 상기 제1 및 제2 스위칭 페어는 바이폴라 트랜지스터 또는 MOS 트랜지스터로 구성되는 더블 밸런스 믹서 회로.
  6. 제1항에 있어서,
    상기 제1 및 제2 부하 블록은, 수동 소자 또는 능동 소자로 구성되는 더블 밸런스 믹서 회로.
  7. 제1항에 있어서,
    상기 제1 신호의 파형의 펄스 폭과 상기 제2 신호의 파형의 펄스 폭은 상반하여 변화하고, 또는 상기 제3 신호의 파형의 펄스 폭과 상기 제4 신호의 파형의펄스 폭은 상반하여 변화하는 더블 밸런스 믹서 회로.
  8. 제1항에 있어서,
    상기 제1, 제2, 제3, 제4 신호에서의 하이 레벨의 펄스의 중심을 각각 T1, T2, T3, T4로 한 경우, T1과 T2 사이의 위상차, T2와 T3 사이의 위상차, T3과 T4 사이의 위상차는 각각 90도를 유지하는 더블 밸런스 믹서 회로.
  9. 제1, 제2, 제3, 제4 신호가 출력되는 위상기와,
    상기 위상기에 접속되고, 상기 제1, 제2, 제3, 제4 신호 및 제5, 제6 신호가 입력되며, 제7 및 제8 신호를 출력하는 더블 밸런스 믹서 회로를 구비한 직교 복조 회로에 있어서,
    상기 더블 밸런스 믹서 회로는,
    상기 제1 및 제3 신호가 입력되는 제1 스위칭 페어와,
    상기 제2 및 제4 신호가 입력되는 제2 스위칭 페어와, 1 주기 동안에 상기 제1 내지 제4 신호가 순서대로 상승하고, 상기 제1 신호의 펄스의 하강 시에 상기 제2 신호의 펄스가 상승하고, 상기 제2 신호의 펄스의 하강 시에 상기 제3 신호의 펄스가 상승하고, 상기 제3 신호의 펄스의 하강 시에 상기 제4 신호의 펄스가 상승하며,
    상기 제1 및 제2 스위칭 페어에 각각 접속되며, 상기 제5 및 제6 신호가 입력되는 구동단과,
    상기 제1 스위칭 페어에 접속되는 제1 부하 블록과, 상기 제1 부하 블록과 상기 제1 스위칭 페어와의 접속점으로부터 상기 제7 신호가 출력되고, 상기 제7 신호는 상기 제1 및 제3 신호와 상기 제5 및 제6 신호와의 승산에 의해 유도되고,
    상기 제2 스위칭 페어에 접속되는 제2 부하 블록을 포함하며, 상기 제2 부하 블록과 상기 제2 스위칭 페어와의 접속점으로부터 상기 제8 신호가 출력되고, 상기 제8 신호는 상기 제2 및 제4 신호와 상기 제5 및 제6 신호와의 승산에 의해 유도되는
    직교 복조 회로.
  10. 제9항에 있어서,
    상기 구동단에 제9 신호가 입력되고, 이 제9 신호를 제어함으로써, 상기 제7 및 제8 신호의 이득을 가변하는 직교 복조 회로.
  11. 제9항에 있어서,
    상기 구동단은 2개의 트랜지스터를 포함하는 차동쌍으로 구성되는 직교 복조 회로.
  12. 제9항에 있어서,
    상기 구동단은 2개의 트랜지스터와 전류원을 포함하는 차동쌍으로 구성되는 직교 복조 회로.
  13. 제9항에 있어서,
    상기 구동단과 상기 제 l 및 제2 스위칭 페어는, 바이폴라 트랜지스터 또는 MOS 트랜지스터로 구성되는 직교 복조 회로.
  14. 제9항에 있어서,
    상기 제1 및 제2 부하 블록은, 수동 소자 또는 능동 소자로 구성되는 직교 복조 회로.
  15. 제9항에 있어서,
    상기 제1 신호의 파형의 펄스 폭과 상기 제2 신호의 파형의 펄스 폭은 상반하여 변화하고, 또는 상기 제3 신호의 파형의 펄스 폭과 상기 제4 신호의 파형의 펄스 폭은 상반하여 변화하는 직교 복조 회로.
  16. 제9항에 있어서,
    상기 제1, 제2, 제3, 제4 신호에서의 하이 레벨의 펄스의 중심을 각각 T1, T2, T3, T4로 한 경우, T1과 T2 사이의 위상차, T2와 T3 사이의 위상차, T3과 T4 사이의 위상차는 각각 90도를 유지하는 직교 복조 회로.
  17. 제9항에 있어서,
    상기 위상기는,
    로컬 버퍼와,
    상기 로컬 버퍼에 접속되는 90도 위상기와,
    상기 90도 위상기에 접속되는 파형 정형 회로
    를 구비하는 직교 복조 회로.
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