KR20030012968A - Plasma display apparatus where electromagnetic interference within address period is cancelled - Google Patents
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Abstract
Description
본 발명은, 플라즈마 디스플레이 장치에 관한 것으로서, 보다 상세하게는, 3 전극 면방전 방식의 교류 플라즈마 디스플레이 장치에 관한 것이다.The present invention relates to a plasma display device, and more particularly, to an alternating plasma display device of a three-electrode surface discharge method.
도 1은 일반적인 3-전극형 플라즈마 디스플레이 패널(1)의 구성을 보여준다.1 shows a configuration of a typical three-electrode plasma display panel 1.
도 1을 참조하면, 일반적인 3-전극형 플라즈마 디스플레이 패널(1)의 앞면 및 뒤쪽 글라스 기판들(10, 13) 사이에는, 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm), 유전층(11, 15), Y 전극 라인들(Y1, ...Yn), X 전극 라인들(X1, ...Xn), 형광층(16), 격벽(17) 및 보호층으로서의 일산화마그네슘(MgO)층(12)이 마련되어 있다.Referring to FIG. 1, between the front and rear glass substrates 10 and 13 of a typical three-electrode plasma display panel 1, the address electrode lines A R1 , A G1 ,..., A Gm , A Bm ), dielectric layers 11 and 15, Y electrode lines (Y 1 , ... Y n ), X electrode lines (X 1 , ... X n ), fluorescent layer 16, partition wall 17 ) And a magnesium monoxide (MgO) layer 12 as a protective layer.
어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)은 뒤쪽 글라스 기판(13)의 앞면에 일정한 패턴으로 형성된다. 하부 유전층(15)은 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)의 앞에서 전면(全面) 형성된다. 하부 유전층(15)의 앞면에는 격벽(17)들이 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)과 평행한 방향으로 형성된다. 이 격벽(17)들은 각 방전-셀의 방전 영역을 구획하고 각 방전-셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광층(16)은 격벽(17)들 사이에 형성된다.The address electrode lines A R1 , A G1 ,..., A Gm , A Bm are formed in a predetermined pattern on the front surface of the rear glass substrate 13. The lower dielectric layer 15 is entirely formed in front of the address electrode lines A R1 , A G1 ,..., A Gm , and A Bm . The barrier ribs 17 are formed on the front surface of the lower dielectric layer 15 in a direction parallel to the address electrode lines A R1 , A G1 ,..., A Gm and A Bm . These partitions 17 function to partition the discharge area of each discharge-cell and to prevent optical cross talk between each discharge-cell. The fluorescent layer 16 is formed between the partition walls 17.
X 전극 라인들(X1, ...Xn)과 Y 전극 라인들(Y1, ...Yn)은 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)과 직교되도록 앞쪽 글라스 기판(10)의 뒷면에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 방전-셀을 규정한다. 상부 유전층(11)은 X 전극 라인들(X1, ...Xn)과 Y 전극 라인들(Y1, ...Yn)의 뒤에서 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 일산화마그네슘(MgO)층(12)은 상부 유전층(11)의 뒷면에 형성된다. 방전 공간(14)에는 플라즈마 형성용 가스가 밀봉된다.The X electrode lines X 1 , ... X n and the Y electrode lines Y 1 , ... Y n are address electrode lines A R1 , A G1 , ..., A Gm , A Bm It is formed in a predetermined pattern on the back of the front glass substrate 10 so as to be orthogonal. Each intersection defines a corresponding discharge-cell. The upper dielectric layer 11 is formed behind the X electrode lines X 1 , ... X n and the Y electrode lines Y 1 , ... Y n . A magnesium monoxide (MgO) layer 12 for protecting the panel 1 from the strong electric field is formed on the backside of the upper dielectric layer 11. The plasma forming gas is sealed in the discharge space 14.
도 2는 도 1의 패널에 인가되는 구동 신호들을 보여준다.FIG. 2 shows driving signals applied to the panel of FIG. 1.
도 2에서 참조부호 SA는 각 어드레스 전극 라인(도 1의 AR1, AG1, ..., AGm, ABm)에 인가되는 구동 신호를, SX는 X 전극 라인들(도 1의 X1, ...Xn)에 인가되는 구동 신호를, 그리고 SY1, ..., SYn은 각 Y 전극 라인(도 1의 Y1, ...Yn)에 인가되는 구동 신호를 가리킨다. 도 2를 참조하면, 단위 서브-필드(SF1)에서의 어드레스 주기(A1)는 리셋 주기(A11, A12, A13)와 주 어드레스 주기(A14)로 구분된다.In FIG. 2, reference numeral S A denotes a drive signal applied to each address electrode line (A R1 , A G1 ,..., A Gm , A Bm of FIG. 1), and S X denotes X electrode lines (FIG. 1). X 1 , ... X n ) driving signals applied to each other, and S Y1 , ..., S Yn represents driving signals applied to each Y electrode line (Y 1 , ... Y n in FIG. 1). Point. Referring to FIG. 2, the address period A1 in the unit sub-field SF1 is divided into a reset period A11, A12, A13 and a main address period A14.
디스플레이 방전 주기(S1)에서는, 모든 Y 전극 라인들(Y1, ...Yn)과 X 전극 라인들(X1, ...Xn)에 정극성 전압 VXB보다 높은 전압 VS의 공통 펄스가 교호하게 인가되어, 상응하는 어드레스 주기(A1)에서 벽전하들이 형성된 방전-셀들에서 디스플레이 방전을 일으킨다. 이 디스플레이 방전 주기(S1)에서 최종 펄스가 X 전극 라인들(X1, ...Xn)에 인가되는 경우, 선택되어 표시된 방전-셀들의 X 전극 주위에는 전자들이, 그리고 Y 전극 주위에는 양전하들이 형성된다. 이에 따라 제1 리셋 주기(A11)에서는, X 전극 라인들(X1, ...Xn)에 정극성 전압 VXB보다 낮은 전압 VRX가 인가되어, 벽전하들을 일차적으로 소거시키는 방전이 수행된다. 또한, 제2 리셋 주기(A12)에서는, 모든 Y 전극 라인들(Y1, ...Yn)에 전압 VS의 세폭 펄스가 인가되어, 남아있는 벽전하들을 이차적으로 소거시키는 방전이 수행된다. 그리고, 제3 리셋 주기(A13)에서는, X 전극 라인들(X1, ...Xn)에 전압 VRX가 다시 인가되어, 벽전하들을 최종적으로 소거시키는 방전이 수행된다. 이에 따라 방전 공간 내에는 모든 벽전하들이 소거될 수 있고 공간 전하들이 균일하게 분포될 수 있다.In the display discharge period S1, all of the Y electrode lines Y 1 , ... Y n and the X electrode lines X 1 , ... X n have a voltage V S higher than the positive voltage V XB . A common pulse is applied alternately, causing display discharge in the discharge-cells in which wall charges are formed in the corresponding address period A1. In this display discharge period S1, when the final pulse is applied to the X electrode lines X 1 , ... X n , electrons are around the X electrode of the selected and displayed discharge-cells, and a positive charge is around the Y electrode. Are formed. Accordingly, in the first reset period A11, a voltage V RX lower than the positive voltage V XB is applied to the X electrode lines X 1 ,... X n to perform a discharge for first erasing wall charges. do. Further, in the second reset period A12, a narrow pulse of voltage V S is applied to all of the Y electrode lines Y 1 ,... Y n to perform a discharge for secondly erasing the remaining wall charges. . In the third reset period A13, the voltage V RX is applied again to the X electrode lines X 1 ,... X n to perform a discharge for finally erasing wall charges. Accordingly, all the wall charges can be erased and the space charges can be uniformly distributed in the discharge space.
주 어드레스 주기(A14)에서는, 어드레스 전극 라인들(3AR1, AG1, ..., AGm, ABm)에 표시 데이터 신호가 인가됨과 동시에 각 Y 전극 라인(Y1, ...Yn)에 상응하는 주사 펄스가 순차적으로 인가된다. 각 어드레스 전극 라인(AR1, AG1, ..., AGm, ABm)에 인가되는 표시 데이터 신호는 방전-셀을 선택할 경우에 정극성 전압 Va가, 그렇지 않을 경우에 접지 전압인 0 [V]가 인가된다. 각 Y 전극 라인(Y1, ...Yn)에는, 주사되지 않는 시간에 바이어스 전압 VYB가 인가되며, 주사되는 시간에 0 [V]가 인가된다. 이에 따라 0 [V]의 주사 펄스가 인가되는 동안에 전압 Va의 표시 데이터신호가 인가되면 상응하는 방전-셀에서 어드레스 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 방전-셀에서는 벽전하들이 형성되지 않는다. 여기서, 보다 정확하고 효율적인 어드레스 방전을 위하여, X 전극 라인들(X1, ...Xn)에 전압 VS보다 낮고 VYB보다 높은 전압 VXB가 인가된다.In the main address period A14, a display data signal is applied to the address electrode lines 3A R1 , A G1 , ..., A Gm , A Bm and at the same time, each Y electrode line Y 1 , ... Y n Are sequentially applied. The display data signal applied to each of the address electrode lines A R1 , A G1 , ..., A Gm , A Bm has a positive polarity Va when the discharge-cell is selected, and a ground voltage of 0 [otherwise. V] is applied. To each Y electrode line Y 1 ,... Y n , a bias voltage V YB is applied at the time when it is not scanned, and 0 [V] is applied at the time when it is scanned. Accordingly, when the display data signal of the voltage Va is applied while the scan pulse of 0 [V] is applied, wall charges are formed by the address discharge in the corresponding discharge cell, and wall charges are not formed in the other discharge cell. . Here, for more accurate and efficient address discharge, the voltage V XB which is lower than the voltage V S and higher than V YB is applied to the X electrode lines X 1 ,... X n .
위와 같이 동작하는 플라즈마 디스플레이 장치는, 높은 구동 전압으로 인하여 큰 방전 전류가 흐르므로, 전자파장애가 강하게 일어나는 문제점을 안고 있다. 이에 따라 각 X 전극 라인(X1, ...Xn)과 각 Y 전극 라인(Y1, ...Yn)의 전류 방향을 조정하여 디스플레이 방전 주기(S1)에서의 전자파장애를 상쇄시키는 기술들이 개시된 바 있다(1996년 일본 공개공보 제194,320호, 동 제345,471호, 1997년 일본 공개공보 제194,241호, 동 제236,371호, 동 제286,673호, 및 1999년 한국 공개공보 제25,805호 참조). 도 3은 디스플레이 방전 주기(S1)에서의 전자파장애를 상쇄시키기 위한 종래의 플라즈마 디스플레이 장치의 구성을 보여준다.The plasma display device operating as described above has a problem in that electromagnetic interference is strongly generated because a large discharge current flows due to a high driving voltage. Accordingly, by adjusting the current direction of each X electrode line (X 1 , ... X n ) and each Y electrode line (Y 1 , ... Y n ) to cancel the electromagnetic interference in the display discharge period (S1) Techniques have been disclosed (see, for example, Japanese Publications 194,320, 345,471, 1997 Japanese Publications 194,241, 236,371, 286,673, and 1999 Korean Publication 25,805). . 3 shows the configuration of a conventional plasma display apparatus for canceling electromagnetic interference in the display discharge period S1.
도 3을 참조하면, Y 전극 라인들(Y1, Y2, ..., Y2i-1, Y2i, i는 1 이상의 정수)중에서 홀수번째 라인들(Y1, ..., Y2i-1)과 X 전극 라인들(X1, X2, ..., X2i-1, X2i)중에서 짝수번째 라인들(X2, ..., X2i)이 패널의 오른쪽에서 인출되어 각각의 오른쪽 구동부(52,42)에 연결된다. 또한, Y 전극 라인들(Y1, Y2, ..., Y2i-1, Y2i)중에서 짝수번째 라인들(Y2, ..., Y2i)과 X 전극 라인들(X1, X2, ..., X2i-1, X2i)중에서 홀수번째 라인들(X1, ..., X2i-1)이 패널의 왼쪽에서 인출되어 각각의 왼쪽 구동부(51,41)에 연결된다.Referring to FIG. 3, odd-numbered lines Y 1 , ..., Y 2i among Y electrode lines Y 1 , Y 2 ,..., Y 2i-1 , Y 2i , and i are integers of 1 or more. -1 ) and even-numbered lines (X 2 , ..., X 2i ) among the X electrode lines (X 1 , X 2 , ..., X 2i-1 , X 2i ) are drawn from the right side of the panel It is connected to the respective right drive 52, 42. In addition, even-numbered lines (Y 2 ,..., Y 2i ) and X electrode lines (X 1 ,) among the Y electrode lines (Y 1 , Y 2 ,..., Y 2i-1 , Y 2i ). X 2 , ..., X 2i-1 , X 2i ) odd-numbered lines (X 1 , ..., X 2i-1 ) are drawn out from the left side of the panel to each left drive unit 51, 41. Connected.
제어부(2)는 외부로부터의 영상 신호에 따라 구동 제어 신호들(SCA, SCYL, SCXL, SCYR, SCXR)을 발생시킨다. 어드레스 구동부(3)는, 제어부(2)로부터의 구동 제어 신호들중에서 어드레스 신호(SCA)를 처리하여 표시 데이터 신호(도 2의 SA)를 발생시키고, 발생된 표시 데이터 신호(SA)를 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)에 인가한다.The controller 2 generates the driving control signals S CA , S CYL , S CXL , S CYR , and S CXR according to an image signal from the outside. The address driver 3 processes the address signal S CA among the drive control signals from the controller 2 to generate the display data signal S A in FIG. 2, and generates the generated display data signal S A. Is applied to the address electrode lines A R1 , A G1 ,..., A Gm , A Bm .
왼쪽 X-구동부(41)는 제어부(2)로부터의 구동 제어 신호들중에서 왼쪽 X 구동 제어 신호(SCXL)를 처리하여 홀수번째 X 전극 라인들(X1, ..., X2i-1)에 인가한다. 오른쪽 X-구동부(42)는 제어부(2)로부터의 구동 제어 신호들중에서 오른쪽 X 구동 제어 신호(SCXR)를 처리하여 짝수번째 X 전극 라인들(X2, ..., X2i)에 인가한다.The left X-drive unit 41 processes the left X drive control signal S CXL among the drive control signals from the control unit 2 to form odd-numbered X electrode lines X 1 ,..., X 2i-1 . To apply. The right X-drive unit 42 processes the right X drive control signal S CXR among the drive control signals from the controller 2 and applies it to the even-numbered X electrode lines X 2 ,..., X 2i . do.
왼쪽 Y-구동부(51)는 제어부(2)로부터의 구동 제어 신호들중에서 왼쪽 Y 구동 제어 신호(SCYL)를 처리하여 짝수번째 Y 전극 라인들(Y2, ..., Y2i)에 인가한다. 오른쪽 Y-구동부(52)는 제어부(2)로부터의 구동 제어 신호들중에서 오른쪽 Y 구동 제어 신호(SCYR)를 처리하여 홀수번째 Y 전극 라인들(Y1, ..., Y2i-1)에 인가한다.The left Y-drive unit 51 processes the left Y drive control signal S CYL among the drive control signals from the controller 2 and applies it to the even-numbered Y electrode lines Y 2 ,..., Y 2i . do. The right Y-drive unit 52 processes the right Y drive control signal S CYR among the drive control signals from the control unit 2 so that the odd-numbered Y electrode lines Y 1 ,..., Y 2i-1 are processed . To apply.
위와 같은 종래의 플라즈마 디스플레이 장치에 의하면, 디스플레이 방전 주기(도 2의 S1)에서, 인접되는 X 전극 라인(X1, ...Xn)과 Y 전극 라인(Y1, ...Yn)의 전류 방향이 서로 반대이므로 디스플레이 방전 주기(S1)에서의 전자파장애가 상쇄될 수 있다. 하지만, 주 어드레스 주기(도 2의 A14)에서 모든 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)에 동일한 방향의 충전 전류들이 흐르므로, 주 어드레스 주기(도 2의 A14)에서 전자파장애가 강하게 일어나는 문제점이 있다.According to the conventional plasma display device as described above, in the display discharge period (S1 of FIG. 2), adjacent X electrode lines (X 1 , ... X n ) and Y electrode lines (Y 1 , ... Y n ) Since the current directions are opposite to each other, electromagnetic interference in the display discharge period S1 may be canceled. However, the main address period to all address electrode lines in (A14 in FIG. 2), because the charging current of the same direction to the flow (A R1, A G1, ..., Gm A, A Bm), the main address cycle (FIG. 2 In A14), there is a problem that strong electromagnetic interference occurs.
본 발명의 목적은, 어드레스 주기에서의 전자파장애를 상쇄시킬 수 있는 3-전극 면방전 플라즈마 디스플레이 장치를 제공하는 것이다.An object of the present invention is to provide a three-electrode surface discharge plasma display device capable of canceling electromagnetic interference in an address period.
도 1은 일반적인 3-전극형 플라즈마 디스플레이 패널의 구성을 보여주는 내부 사시도이다.1 is an internal perspective view showing the configuration of a typical three-electrode plasma display panel.
도 2는 도 1의 패널에 인가되는 구동 신호들을 보여주는 타이밍도이다.FIG. 2 is a timing diagram illustrating driving signals applied to the panel of FIG. 1.
도 3은 종래의 플라즈마 디스플레이 장치의 구성을 보여주는 도면이다.3 is a view showing the configuration of a conventional plasma display device.
도 4는 본 발명의 일 실시예에 따른 플라즈마 디스플레이 장치를 보여주는 도면이다.4 is a diagram illustrating a plasma display device according to an embodiment of the present invention.
도 5는 본 발명의 또다른 실시예에 따른 플라즈마 디스플레이 장치를 보여주는 도면이다.5 illustrates a plasma display device according to another embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1...플라즈마 디스플레이 패널, 10...앞쪽 글라스 기판,1 ... plasma display panel, 10 ... front glass substrate,
11...유전층, 12...일산화마그네슘층,11 dielectric layer, 12 magnesium monoxide layer,
13...뒤쪽 글라스 기판, 14...방전 공간,13 ... back glass substrate, 14 ... discharge space,
16...형광층, 17...격벽,16 fluorescent layers, 17 bulkheads,
X1, ...Xn...X 전극 라인, Y1, ...Yn...Y 전극 라인,X 1 , ... X n ... X electrode line, Y 1 , ... Y n ... Y electrode line,
AR1, AG1, ..., AGm, ABm...어드레스 전극 라인,A R1 , A G1 , ..., A Gm , A Bm ... address electrode line,
SF1...단위 서브-필드, A1...어드레스 주기,SF1 ... unit sub-field, A1 ... address cycle,
S1...디스플레이 방전 주기, 31,33...윗쪽 어드레스 구동부,S1 ... display discharge cycle, 31,33 ... upper address drive,
32,34...아래쪽 어드레스 구동부.32, 34 ... Lower address driver.
상기 목적을 이루기 위한 본 발명은, 뒤쪽 기판의 앞면에 서로 평행하게 정열된 어드레스 전극 라인들, 및 앞쪽 기판의 뒷면에서 상기 어드레스 전극 라인들과 직교하게 정열된 Y 전극 라인들과 X 전극 라인들이 형성된 플라즈마 디스플레이 장치이다. 이 장치에서는, 상기 어드레스 전극 라인들의 적어도 한 단자와, 상기 적어도 한 단자와 인접된 적어도 한 단자가 서로 대향된 위치에서 인출되어 상기 어드레스 전극 라인들의 구동부에 연결된다.The present invention for achieving the above object, the address electrode lines arranged in parallel with each other on the front surface of the rear substrate, and the Y electrode lines and X electrode lines are arranged orthogonally aligned with the address electrode lines on the rear surface of the front substrate Plasma display device. In this apparatus, at least one terminal of the address electrode lines and at least one terminal adjacent to the at least one terminal are drawn out at positions facing each other and connected to the driving portion of the address electrode lines.
본 발명의 상기 플라즈마 디스플레이 장치에 의하면, 인접되는 어드레스 전극 라인들에 흐르는 충전 전류들의 방향이 서로 반대이므로 어드레스 주기에서의 전자파장애가 상쇄될 수 있다.According to the plasma display device of the present invention, since the directions of the charging currents flowing in adjacent address electrode lines are opposite to each other, electromagnetic interference in the address period may be canceled out.
이하, 첨부된 도면을 참조하면서 본 발명에 따른 바람직한 실시예를 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
도 4는 본 발명의 일 실시예에 따른 플라즈마 디스플레이 장치를 보여준다. 이 장치의 패널 구조는 도 1 및 2를 참조하여 설명된 바와 같다.4 shows a plasma display device according to an embodiment of the present invention. The panel structure of this device is as described with reference to FIGS. 1 and 2.
도 4를 참조하면, 홀수번째 방전셀들에 상응하는 어드레스 전극 라인들(AR1, AB1, ..., ABm-1, AGm)의 단자들과 짝수번째 방전셀들에 상응하는 어드레스 전극 라인들(AG1, AR2, ..., ARm, ABm)의 단자들이 서로 대향된 위치에서 인출되어 윗쪽 어드레스 구동부(31)와 아래쪽 어드레스 구동부(32)에 연결된다. 이에 따라, 홀수번째 방전셀들에 상응하는 어드레스 전극 라인들(AR1, AB1, ..., ABm-1, AGm)에 흐르는 충전 전류들의 방향과, 짝수번째 방전셀들에 상응하는 어드레스 전극 라인들(AG1, AR2, ..., ARm, ABm)에 흐르는 충전 전류들의 방향이 서로 반대이므로 주 어드레스 주기(도 2의 A14)에서의 전자파장애가 상쇄될 수 있다.Referring to FIG. 4, terminals of address electrode lines A R1 , A B1 ,..., A Bm-1 , A Gm corresponding to odd-numbered discharge cells and addresses corresponding to even-numbered discharge cells are illustrated. Terminals of the electrode lines A G1 , A R2 ,..., A Rm , and A Bm are drawn at positions facing each other and connected to the upper address driver 31 and the lower address driver 32. Accordingly, the direction of the charging currents flowing in the address electrode lines A R1 , A B1 ,..., A Bm-1 , A Gm corresponding to the odd-numbered discharge cells and the even-numbered discharge cells Since the directions of the charging currents flowing in the address electrode lines A G1 , A R2 , ..., A Rm , and A Bm are opposite to each other, electromagnetic interference in the main address period A14 of FIG. 2 may be canceled.
Y 전극 라인들(Y1, Y2, ..., Y2i-1, Y2i, i는 1 이상의 정수)중에서 홀수번째 라인들(Y1, ..., Y2i-1)과 X 전극 라인들(X1, X2, ..., X2i-1, X2i)중에서 짝수번째 라인들(X2, ..., X2i)이 패널의 오른쪽에서 인출되어 각각의 오른쪽 구동부(52,42)에 연결된다. 또한, Y 전극 라인들(Y1, Y2, ..., Y2i-1, Y2i)중에서 짝수번째 라인들(Y2, ..., Y2i)과 X 전극 라인들(X1, X2, ..., X2i-1, X2i)중에서 홀수번째 라인들(X1, ..., X2i-1)이 패널의 왼쪽에서 인출되어 각각의 왼쪽 구동부(51,41)에 연결된다.The odd-numbered lines (Y 1 , ..., Y 2i-1 ) and the X electrode among the Y electrode lines (Y 1 , Y 2 , ..., Y 2i-1 , Y 2i , i are integers of 1 or more) Among the lines X 1 , X 2 , ..., X 2i-1 , X 2i , even-numbered lines X 2 , ..., X 2i are drawn out from the right side of the panel so that each right drive 52 , 42). In addition, even-numbered lines (Y 2 ,..., Y 2i ) and X electrode lines (X 1 ,) among the Y electrode lines (Y 1 , Y 2 ,..., Y 2i-1 , Y 2i ). X 2 , ..., X 2i-1 , X 2i ) odd-numbered lines (X 1 , ..., X 2i-1 ) are drawn out from the left side of the panel to each left drive unit 51, 41. Connected.
제어부(7)는 외부로부터의 영상 신호에 따라 구동 제어 신호들(SCAU, SCAB, SCYL, SCXL, SCYR, SCXR)을 발생시킨다. 윗쪽 어드레스 구동부(31)는, 제어부(2)로부터의 구동 제어 신호들중에서 윗쪽 어드레스 신호(SCAU)를 처리하여 표시 데이터 신호(도 2의 SA)를 발생시키고, 발생된 표시 데이터 신호(SA)를 홀수번째 방전셀들에 상응하는 어드레스 전극 라인들(AR1, AB1, ..., ABm-1, AGm)에 인가한다. 아래쪽 어드레스 구동부(32)는, 제어부(2)로부터의 구동 제어 신호들중에서 아래쪽 어드레스 신호(SCAB)를 처리하여 표시 데이터 신호(SA)를 발생시키고, 발생된 표시 데이터 신호(SA)를 짝수번째 방전셀들에 상응하는 어드레스 전극 라인들(AG1, AR2, ..., ARm, ABm)에 인가한다.The controller 7 generates driving control signals S CAU , S CAB , S CYL , S CXL , S CYR , and S CXR according to an image signal from the outside. The upper address driver 31 processes the upper address signal S CAU among the drive control signals from the controller 2 to generate the display data signal S A in FIG. 2, and generates the generated display data signal S A ) is applied to the address electrode lines A R1 , A B1 ,..., A Bm-1 , A Gm corresponding to the odd-numbered discharge cells. The lower address driver 32 processes the lower address signal S CAB among the driving control signals from the controller 2 to generate the display data signal S A , and generates the generated display data signal S A. It is applied to address electrode lines A G1 , A R2 , ..., A Rm and A Bm corresponding to even-numbered discharge cells.
왼쪽 X-구동부(41)는 제어부(2)로부터의 구동 제어 신호들중에서 왼쪽 X 구동 제어 신호(SCXL)를 처리하여 홀수번째 X 전극 라인들(X1, ..., X2i-1)에 인가한다. 오른쪽 X-구동부(42)는 제어부(2)로부터의 구동 제어 신호들중에서 오른쪽 X 구동 제어 신호(SCXR)를 처리하여 짝수번째 X 전극 라인들(X2, ..., X2i)에 인가한다.The left X-drive unit 41 processes the left X drive control signal S CXL among the drive control signals from the control unit 2 to form odd-numbered X electrode lines X 1 ,..., X 2i-1 . To apply. The right X-drive unit 42 processes the right X drive control signal S CXR among the drive control signals from the controller 2 and applies it to the even-numbered X electrode lines X 2 ,..., X 2i . do.
왼쪽 Y-구동부(51)는 제어부(2)로부터의 구동 제어 신호들중에서 왼쪽 Y 구동 제어 신호(SCYL)를 처리하여 짝수번째 Y 전극 라인들(Y2, ..., Y2i)에 인가한다. 오른쪽 Y-구동부(52)는 제어부(2)로부터의 구동 제어 신호들중에서 오른쪽 Y 구동 제어 신호(SCYR)를 처리하여 홀수번째 Y 전극 라인들(Y1, ..., Y2i-1)에 인가한다.The left Y-drive unit 51 processes the left Y drive control signal S CYL among the drive control signals from the controller 2 and applies it to the even-numbered Y electrode lines Y 2 ,..., Y 2i . do. The right Y-drive unit 52 processes the right Y drive control signal S CYR among the drive control signals from the control unit 2 so that the odd-numbered Y electrode lines Y 1 ,..., Y 2i-1 are processed . To apply.
도 5는 본 발명의 또다른 실시예에 따른 플라즈마 디스플레이 장치를 보여준다. 이 장치의 패널 구조는 도 1 및 2를 참조하여 설명된 바와 같다.5 shows a plasma display device according to another embodiment of the present invention. The panel structure of this device is as described with reference to FIGS. 1 and 2.
도 5를 참조하면, 홀수번째 화소들에 상응하는 어드레스 전극 라인들(AR1, AG1, AB1, ..., ARm-1, AGm-1, ABm-1)의 단자들과 짝수번째 화소들에 상응하는 어드레스 전극 라인들(AR2, AG2, AB2, ..., ARm, AGm, ABm)의 단자들이 서로 대향된 위치에서 인출되어 윗쪽 어드레스 구동부(33)와 아래쪽 어드레스 구동부(34)에 연결된다. 이에 따라, 홀수번째 화소들에 상응하는 어드레스 전극 라인들(AR1, AG1, AB1, ..., ARm-1, AGm-1, ABm-1)에 흐르는 충전 전류들의 방향과, 짝수번째 화소들에 상응하는 어드레스 전극 라인들(AR2, AG2, AB2, ..., ARm, AGm, ABm)에 흐르는 충전 전류들의 방향이 서로 반대이므로, 주 어드레스 주기(도 2의 A14)에서의 전자파장애가 상쇄될 수 있다.Referring to FIG. 5, the terminals of the address electrode lines A R1 , A G1 , A B1 , ..., A Rm-1 , A Gm-1 , A Bm-1 corresponding to odd-numbered pixels Terminals of the address electrode lines A R2 , A G2 , A B2 ,..., A Rm , A Gm , and A Bm corresponding to the even-numbered pixels are drawn out at positions facing each other, and the upper address driver 33 And a lower address driver 34. Accordingly, the direction of the charging currents flowing in the address electrode lines A R1 , A G1 , A B1 , ..., A Rm-1 , A Gm-1 , A Bm-1 corresponding to the odd pixels Since the directions of the charging currents flowing in the address electrode lines A R2 , A G2 , A B2 , ..., A Rm , A Gm , and A Bm corresponding to the even-numbered pixels are opposite to each other, the main address period ( Electromagnetic interference in A14) of FIG. 2 may be offset.
Y 전극 라인들(Y1, Y2, ..., Y2i-1, Y2i, i는 1 이상의 정수)중에서 홀수번째 라인들(Y1, ..., Y2i-1)과 X 전극 라인들(X1, X2, ..., X2i-1, X2i)중에서 짝수번째 라인들(X2, ..., X2i)이 패널의 오른쪽에서 인출되어 각각의 오른쪽 구동부(52,42)에 연결된다. 또한, Y 전극 라인들(Y1, Y2, ..., Y2i-1, Y2i)중에서 짝수번째 라인들(Y2, ..., Y2i)과 X 전극 라인들(X1, X2, ..., X2i-1, X2i)중에서 홀수번째 라인들(X1, ..., X2i-1)이 패널의 왼쪽에서 인출되어 각각의 왼쪽 구동부(51,41)에 연결된다.The odd-numbered lines (Y 1 , ..., Y 2i-1 ) and the X electrode among the Y electrode lines (Y 1 , Y 2 , ..., Y 2i-1 , Y 2i , i are integers of 1 or more) Among the lines X 1 , X 2 , ..., X 2i-1 , X 2i , even-numbered lines X 2 , ..., X 2i are drawn out from the right side of the panel so that each right drive 52 , 42). In addition, even-numbered lines (Y 2 ,..., Y 2i ) and X electrode lines (X 1 ,) among the Y electrode lines (Y 1 , Y 2 ,..., Y 2i-1 , Y 2i ). X 2 , ..., X 2i-1 , X 2i ) odd-numbered lines (X 1 , ..., X 2i-1 ) are drawn out from the left side of the panel to each left drive unit 51, 41. Connected.
제어부(7)는 외부로부터의 영상 신호에 따라 구동 제어 신호들(SCAU, SCAB, SCYL, SCXL, SCYR, SCXR)을 발생시킨다. 윗쪽 어드레스 구동부(31)는, 제어부(2)로부터의 구동 제어 신호들중에서 윗쪽 어드레스 신호(SCAU)를 처리하여 표시 데이터 신호(도 2의 SA)를 발생시키고, 발생된 표시 데이터 신호(SA)를 홀수번째 화소들에 상응하는 어드레스 전극 라인들(AR1, AG1, AB1, ..., ARm-1, AGm-1, ABm-1)에 인가한다. 아래쪽 어드레스 구동부(32)는, 제어부(2)로부터의 구동 제어 신호들중에서 아래쪽 어드레스 신호(SCAB)를 처리하여 표시 데이터 신호(SA)를 발생시키고, 발생된 표시 데이터 신호(SA)를 짝수번째 화소들에 상응하는 어드레스 전극 라인들(AR2, AG2, AB2, ..., ARm, AGm, ABm)에 인가한다.The controller 7 generates driving control signals S CAU , S CAB , S CYL , S CXL , S CYR , and S CXR according to an image signal from the outside. The upper address driver 31 processes the upper address signal S CAU among the drive control signals from the controller 2 to generate the display data signal S A in FIG. 2, and generates the generated display data signal S A ) is applied to address electrode lines A R1 , A G1 , A B1 , ..., A Rm-1 , A Gm-1 , A Bm-1 corresponding to odd-numbered pixels. The lower address driver 32 processes the lower address signal S CAB among the driving control signals from the controller 2 to generate the display data signal S A , and generates the generated display data signal S A. It applies to address electrode lines A R2 , A G2 , A B2 , ..., A Rm , A Gm , A Bm corresponding to even-numbered pixels.
왼쪽 X-구동부(41)는 제어부(2)로부터의 구동 제어 신호들중에서 왼쪽 X 구동 제어 신호(SCXL)를 처리하여 홀수번째 X 전극 라인들(X1, ..., X2i-1)에 인가한다. 오른쪽 X-구동부(42)는 제어부(2)로부터의 구동 제어 신호들중에서 오른쪽 X 구동 제어 신호(SCXR)를 처리하여 짝수번째 X 전극 라인들(X2, ..., X2i)에 인가한다.The left X-drive unit 41 processes the left X drive control signal S CXL among the drive control signals from the control unit 2 to form odd-numbered X electrode lines X 1 ,..., X 2i-1 . To apply. The right X-drive unit 42 processes the right X drive control signal S CXR among the drive control signals from the controller 2 and applies it to the even-numbered X electrode lines X 2 ,..., X 2i . do.
왼쪽 Y-구동부(51)는 제어부(2)로부터의 구동 제어 신호들중에서 왼쪽 Y 구동 제어 신호(SCYL)를 처리하여 짝수번째 Y 전극 라인들(Y2, ..., Y2i)에 인가한다. 오른쪽 Y-구동부(52)는 제어부(2)로부터의 구동 제어 신호들중에서 오른쪽 Y 구동 제어 신호(SCYR)를 처리하여 홀수번째 Y 전극 라인들(Y1, ..., Y2i-1)에 인가한다.The left Y-drive unit 51 processes the left Y drive control signal S CYL among the drive control signals from the controller 2 and applies it to the even-numbered Y electrode lines Y 2 ,..., Y 2i . do. The right Y-drive unit 52 processes the right Y drive control signal S CYR among the drive control signals from the control unit 2 so that the odd-numbered Y electrode lines Y 1 ,..., Y 2i-1 are processed . To apply.
이상 설명된 바와 같이, 본 발명에 따른 플라즈마 디스플레이 장치에 의하면, 인접되는 어드레스 전극 라인들에 흐르는 충전 전류들의 방향이 서로 반대이므로 어드레스 주기에서의 전자파장애가 상쇄될 수 있다.As described above, according to the plasma display device according to the present invention, since the directions of the charging currents flowing in adjacent address electrode lines are opposite to each other, electromagnetic interference in the address period may be canceled out.
본 발명은, 상기 실시예에 한정되지 않고, 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.The present invention is not limited to the above embodiments, but may be modified and improved by those skilled in the art within the spirit and scope of the invention as defined in the claims.
Claims (4)
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Publications (1)
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