KR20030009627A - Horizontal dual die package - Google Patents
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Abstract
Description
본 발명은 반도체 칩 패키지에 관한 것으로서, 더욱 상세하게는 반도체 칩을 수평으로 이중 실장하는 반도체 칩 패키지(HDDP)에 관한 것이다.The present invention relates to a semiconductor chip package, and more particularly, to a semiconductor chip package (HDDP) for horizontally mounting a semiconductor chip.
현재 반도체 소자들은 고속의 정보처리와 이동성에 적합하도록 개발됨에 따라 점차적으로 고속화 및 소형화되고 있는 추세이다. 따라서, 반도체 소자의 소형화, 고속화를 위해 반도체 칩의 실장 밀도를 높이고 있으며, 반도체 칩의 실장 밀도를 높이기 위해 동일한 반도체 칩 패키지를 수직으로 적층 하거나, 반도체 칩 패키지 내부에 반도체 칩을 수직으로 적층하는 구조가 개발되고 있다. 일반적인 적층형 반도체 칩 패키지는 두 종류의 리드 프레임을 마련하여, 각기 본딩을 진행한 후, 두 리드 프레임을 겹쳐 성형 수지로 밀봉하는 구조를 갖거나, 개별적으로 완성된 반도체 칩 패키지를 수직으로 적층할 때, 그 사이에 별도의 연결 수단을 마련하는 구조를 갖는다.As semiconductor devices are developed to be suitable for high-speed information processing and mobility, they are gradually increasing in speed and miniaturization. Therefore, in order to reduce the size and speed of semiconductor devices, semiconductor chip mounting densities are increased, and semiconductor chip packages are vertically stacked or semiconductor chips are vertically stacked inside semiconductor chip packages to increase the mounting density of semiconductor chips. Is being developed. In general, the stacked semiconductor chip package has two types of lead frames, and each bonding process is performed, and then the two lead frames are overlapped and sealed with a molding resin, or when individually completed semiconductor chip packages are vertically stacked. And a structure for providing a separate connecting means therebetween.
도 1 내지 도 4는 각각 종래 기술에 의한 적층형 반도체 칩 패키지 형태를 나타낸다.1 to 4 respectively show a stacked semiconductor chip package form according to the prior art.
도 1 및 도 2를 참조하면, 적층형 반도체 칩 패키지(100)는 반도체 칩(10) 상부에 비전도성 접착제(50)를 마련한 내부 리드(30)를 부착하고, 반도체 칩(10) 상부의 본딩 패드와 대응된 내부 리드(30)를 본딩 와이어(20)로 연결된 리드 프레임을 별도로 배치하여, 두 리드 프레임의 반도체 칩(10)들이 서로 배면 상태가 되도록 부착하고, 상기의 각 부분들인 반도체 칩(10), 본딩 와이어(20), 접착제(50), 내부 리드(30)들을 성형 수지(60)로 밀봉하는 구조이다.1 and 2, the stacked semiconductor chip package 100 attaches an inner lead 30 having a non-conductive adhesive 50 on the semiconductor chip 10, and a bonding pad on the semiconductor chip 10. A lead frame connected to the inner lead 30 corresponding to the bonding wires 20 is separately disposed, and the semiconductor chips 10 of the two lead frames are attached to be in a rear state. ), The bonding wire 20, the adhesive 50, and the internal leads 30 are sealed with the molding resin 60.
도 3은 종래 기술에 의한 다른 형태의 적층형 반도체 칩 패키지(200)로, 다이 패드(135) 상부에 접착제(150)를 마련하여 제 1 반도체 칩(110a)을 접착한다. 제 1 반도체 칩(110a) 상부에 접착제(150)를 마련하여 그 상부에 제 2 반도체 칩(110b)을 장착한 후, 제 1 반도체 칩(110a) 상부의 본딩 패드와 대응된 내부 리드(130)들을 본딩 와이어(120)로 연결하고, 제 2 반도체 칩(110b) 상부의 본딩 패드와 각기 대응된 내부 리드(130)들을 본딩 와이어(120)로 연결하는 구조이다.3 illustrates another stacked semiconductor chip package 200 according to the related art, in which an adhesive 150 is provided on the die pad 135 to bond the first semiconductor chip 110a to each other. After preparing the adhesive 150 on the first semiconductor chip 110a and mounting the second semiconductor chip 110b thereon, the internal lead 130 corresponding to the bonding pads on the first semiconductor chip 110a is provided. To the bonding wires 120, and the bonding pads on the second semiconductor chip 110b and the inner leads 130 corresponding to the bonding pads 120, respectively.
상기의 도 1 및 도 3의 반도체 칩 패키지 형태는 하나의 반도체 칩 패키지 내부에 두 개의 반도체 칩을 실장한 적층형 반도체 칩 패키지이고, 아래의 도 4는 각 개별로 배치된 반도체 칩 패키지를 별도의 연결 수단으로 적층한 적층 패키지 형태이다.The semiconductor chip package of FIGS. 1 and 3 is a stacked semiconductor chip package in which two semiconductor chips are mounted in one semiconductor chip package, and FIG. 4 below connects the semiconductor chip packages separately disposed. It is in the form of a laminated package laminated by means.
도 4는 종래의 기술에 의한 또 다른 형태의 적층형 패키지(300)로, 개별로 배치된 반도체 칩 패키지(210)를 내부에 전도성 리드(225)를 갖는 테이프 배선 기판(250: flexible circuit)을 배치하여, 상, 하의 각 반도체 칩 패키지의 외부 리드(240)들과 상기의 테이프 배선 기판(250)의 전도성 리드(225)들이 솔더(255) 와 같은 전도성 접착제에 의해 접착되는 구조를 갖는다.FIG. 4 shows another type of stacked package 300 according to the related art, in which a tape circuit board 250 having a conductive lead 225 is disposed in a semiconductor chip package 210 disposed separately. Thus, the external leads 240 of the upper and lower semiconductor chip packages and the conductive leads 225 of the tape wiring board 250 are bonded to each other by a conductive adhesive such as solder 255.
상기와 같은 동일한 반도체 칩 패키지를 수직으로 적층 하거나, 반도체 칩 패키지 내부에 반도체 칩을 수직으로 적층하는 구조의 반도체 칩 패키지들은 공정이 복잡하여 고도의 기술을 요하거나, 공정 작업시간이 많이 소비되는 문제점들을 가지고 있다. 특히, 반도체 칩이 개량되면서 작아지는 경우에는 내부 리드들의 배치에 많은 어려움이 따르고, 이에 따른 적층 기술은 더욱 어렵게 된다.Semiconductor chip packages having a structure in which the same semiconductor chip package is vertically stacked or semiconductor chips are vertically stacked inside the semiconductor chip package are complicated and require high technology or process time is consumed. Have In particular, when the semiconductor chip is smaller as it is improved, a lot of difficulties are placed in the arrangement of the internal leads, and thus, the stacking technique becomes more difficult.
본 발명의 목적은 단일 반도체 칩 패키지의 리드 프레임에 반도체 칩 두 개를 수평으로 실장하여, 반도체 칩의 실장 밀도를 향상시켜, 반도체 소자의 고속화 및 소형화를 이루는데 요구되는 반도체 칩 패키지를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor chip package that is required to mount two semiconductor chips horizontally in a lead frame of a single semiconductor chip package to improve the mounting density of the semiconductor chip, thereby to speed up and downsize the semiconductor device. .
도 1은 종래 기술의 일 실시예에 의한 적층 칩 패키지의 부분 절개 사시도,1 is a partial cutaway perspective view of a laminated chip package according to an embodiment of the prior art;
도 2는 도 1의 A - A 선의 단면도,2 is a cross-sectional view taken along the line A-A of FIG.
도 3은 종래 기술의 다른 실시예에 의한 적층 칩 패키지의 단면도,3 is a cross-sectional view of a stacked chip package according to another embodiment of the prior art;
도 4는 종래 기술의 또 다른 실시예에 의한 적층 패키지의 단면도,4 is a cross-sectional view of a laminated package according to another embodiment of the prior art,
도 5는 본 발명의 일 실시예에 의한 반도체 칩을 수평 이중 실장한 반도체 칩 패키지의 부분 절개 평면도,5 is a partial cutaway plan view of a semiconductor chip package in which a semiconductor chip is horizontally mounted in accordance with an embodiment of the present invention;
도 6은 도 5의 B - B 선의 단면도,6 is a cross-sectional view taken along the line B-B of FIG.
도 7은 도 6의 C 부분의 부분 상세 본딩 단면도,FIG. 7 is a partial detailed bonding cross-sectional view of part C of FIG. 6;
도 8은 본 발명의 다른 실시예로서 반도체 칩 사이의 연결 수단으로 절연 테이프를 사용한 반도체 칩 패키지 단면도,8 is a cross-sectional view of a semiconductor chip package using an insulating tape as a connecting means between semiconductor chips as another embodiment of the present invention;
도 9는 도 8의 D 부분의 부분 상세 단면도,9 is a partial detailed cross-sectional view of the portion D of FIG. 8;
도 10은 본 발명의 또 다른 실시예에 의한 반도체 칩을 수평 이중 실장10 is a horizontal double-mounted semiconductor chip according to another embodiment of the present invention
한 반도체 칩 패키지의 부분 절개 평면도,Partial cutaway plan view of one semiconductor chip package,
도 11은 도 10의 E - E선의 단면도,11 is a cross-sectional view taken along the line E-E of FIG.
도 12는 도 10의 본딩 부분의 부분 상세 사시도 및12 is a partial detailed perspective view of the bonding portion of FIG. 10 and FIG.
도 13은 본 발명의 실시예에서 사용되는 두 반도체 칩의 본딩 패드 배열 구조를 나타낸 평면도이다.13 is a plan view illustrating a bonding pad array structure of two semiconductor chips used in an exemplary embodiment of the present invention.
* 도면의 주요 부분에 대한 설명 *Description of the main parts of the drawing
10, 110, 210, 310, 410 : 반도체 칩10, 110, 210, 310, 410: semiconductor chip
20, 120, 220, 320, 420, 421 : 본딩 와이어20, 120, 220, 320, 420, 421: bonding wire
30, 130, 230, 330, 430 : 내부 리드30, 130, 230, 330, 430: internal lead
40, 140, 240, 340, 440 : 외부 리드40, 140, 240, 340, 440: external leads
50, 150, 350, 450 : 접착제60, 160, 260, 360, 460 : 성형 수지50, 150, 350, 450: adhesive 60, 160, 260, 360, 460: molding resin
70, 317 : 타이바135, 335 : 다이 패드70, 317: tie bar 135, 335: die pad
225, 372 : 전도성 회로 250 : 테이프 배선 기판(flexible circuit)225, 372: conductive circuit 250: tape wiring board
255 : 솔더(solder)322 : 볼 범프(ball bump)255: solder 322: ball bump
370 : 절연 테이프(polyimide circuit tape)370 polyimide circuit tape
380 : 빔 리드 본딩 장치(beam lead bond tool)380: beam lead bond tool
이와 같은 목적을 달성하기 위한 본 발명에 따른 이중 칩을 수평 실장한 반도체 칩 패키지는 내부 회로로 연결된 동일한 본딩 패드가 각기 구분되어 배치된 제 1및 제 2 반도체 칩과; 상기 제 1 및 제 2 반도체 칩의 상부에 마주 보는 본딩 패드가 동일하게 대응되도록 반도체 칩들이 접착된 다이 패드와; 상기 다이 패드에 접착된 제 1 반도체 칩의 측면 상부에 위치한 본딩 패드에 대응되도록 배치된 제 1 내부 리드와; 상기 다이 패드에 접착된 제 2 반도체 칩의 측면 상부에 위치한 본딩 패드에 대응되도록 배치된 제 2 내부 리드와; 상기 제 1 반도체 칩 측면의 본딩 패드와 제 1 내부 리드를 대응되도록 연결하는 제 1 본딩 와이어와; 상기 제 2 반도체 칩 측면의 본딩 패드와 제 2 내부 리드를 대응되도록 연결하는 제 2 본딩 와이어와; 상기 본딩 와이어들로 내부 리드들과 각기 연결된 제 1 및 제 2 반도체 칩의 서로 마주 보는 본딩 패드들이 대응되도록 연결하는 제 3 본딩 와이어와; 상기 반도체 칩들, 내부 리드들, 본딩 와이어를 밀봉하는 성형 수지와; 상기 성형 수지 외부로 돌출되어 있고, 제 1 및 제 2 내부 리드들과 각기 연결된 외부 리드들;을 포함하는 것을 특징으로 한다.In order to achieve the above object, a semiconductor chip package horizontally mounted with a double chip according to the present invention includes: first and second semiconductor chips each having the same bonding pads connected to internal circuits separately disposed therein; A die pad to which semiconductor chips are bonded so that bonding pads facing the upper portions of the first and second semiconductor chips correspond equally; A first inner lead disposed to correspond to a bonding pad located on an upper side of a first semiconductor chip adhered to the die pad; A second internal lead disposed to correspond to a bonding pad located on an upper side of a second semiconductor chip bonded to the die pad; A first bonding wire connecting the bonding pad on the side surface of the first semiconductor chip and the first internal lead to correspond to each other; A second bonding wire for correspondingly connecting the bonding pads on the side surfaces of the second semiconductor chip and the second internal leads; A third bonding wire connecting the bonding wires so that bonding pads facing each other of the first and second semiconductor chips connected to the inner leads are correspondingly connected to each other; A molding resin sealing the semiconductor chips, internal leads, and bonding wires; And external leads protruding out of the molding resin and connected to first and second internal leads, respectively.
이하 첨부 도면을 참조하여 본 발명에 따른 반도체 칩을 수평으로 이중 실장하는 반도체 칩 패키지를 보다 상세하게 설명하고자 한다.Hereinafter, a semiconductor chip package horizontally double-mounting a semiconductor chip according to the present invention will be described in detail with reference to the accompanying drawings.
도 5는 본 발명의 일 실시예에 의한 일반적인 패키지형 반도체 칩 패키지(400) 구조로, 반도체 칩(310a, 310b)을 수평 이중 실장한 반도체 칩 패키지(400)의 부분 절개 평면도이다. 도 6은 도 5의 B - B 선의 단면도이며, 도 7은 도 6의 C 부분의 상세 단면도이다. 도 5 내지 도 7를 상세히 설명하면, 반도체 칩(310a, 310b)을 장착할 수 있도록 다이 패드(335) 상부에 접착제(350)를 마련하여, 그 상부에 반도체 칩들(310a. 310b)을 서로 마주 보도록 접착한다. 제 1 반도체 칩(310a)의 제 1 내부 리드(330a)와 인근하는 본딩 패드들은 제 1 본딩 와이어(320a)로 연결한다. 제 2 반도체 칩(310b)의 제 2 내부 리드(330b)와 인근하는 본딩 패드들은 제 2 본딩 와이어(320b)로 연결한다. 서로 마주 하는 반도체 칩(310a, 310b)들의 각기 대응되는 본딩 패드들은 제 3 본딩 와이어(320c)로 연결한다. 따라서, 두 반도체 칩(310a,310b)이 단일 리드 프레임의 내부 리드만으로 연결되는 하나의 반도체 칩 패키지(400)를 이룬다.FIG. 5 is a plan view of a partially cut-out view of a semiconductor chip package 400 in which a general package type semiconductor chip package 400 according to an embodiment of the present invention is mounted with the semiconductor chips 310a and 310b horizontally mounted. 6 is a cross-sectional view taken along line BB of FIG. 5, and FIG. 7 is a detailed cross-sectional view of part C of FIG. 6. 5 to 7, the adhesive 350 is provided on the die pad 335 to mount the semiconductor chips 310a and 310b so that the semiconductor chips 310a and 310b face each other. Glue to see. Bonding pads adjacent to the first internal lead 330a of the first semiconductor chip 310a are connected to the first bonding wire 320a. Bonding pads adjacent to the second internal lead 330b of the second semiconductor chip 310b are connected to the second bonding wire 320b. The bonding pads of the semiconductor chips 310a and 310b facing each other are connected to each other by a third bonding wire 320c. Accordingly, two semiconductor chips 310a and 310b form one semiconductor chip package 400 connected only to internal leads of a single lead frame.
반도체 칩 패키지(400)의 내부 리드(330a, 330b)들이 두 부분으로 나뉘어져 있다. 제 1 반도체 칩(310a)에서 제 1 내부 리드(330a)들과 제 1 본딩 와이어(320a)로 연결되는 본딩 패드들은 1/2정도 밖에 사용되지 않는다. 제 2 반도체 칩(310b)의 본딩 패드들도 상기와 동일하게 1/2만 제 2 내부 리드(330b)들과 연결된다. 상기의 반도체 칩(310a, 310b)들의 본딩 패드를 서로 연결할 때는 도 7과 같이 먼저 한쪽의 제 2 반도체 칩(310b)에 볼 범프(322 : ball bump)를 형성한 후, 제 1 반도체 칩(310a)의 본딩 패드와 상기의 볼 범프(322)를 제 3 본딩 와이어(320c)로 연결한다. 이때, 먼저 볼 범프(322)를 형성하는 이유는, 제 2 반도체 칩(310b) 상부에 배치된 본딩 패드에 2차 본딩(2'nd bonding)을 실시하는 것이 곤란하기 때문에, 볼 범프(322)를 형성한 후, 그 상부에 2차 본딩을 진행하기 위함이다. 여기서 2차 본딩이라 하면, 제 1 반도체 칩(310a) 상부의 본딩 패드에 제 3 본딩 와이어(320c)를 접착하는 공정을 1차 본딩이라하고, 제 1 반도체 칩(310a)의 본딩 패드와 접착된 제 3 본딩 와이어(320c)를 제 2 반도체 칩(310b) 상부의 본딩패드에 형성된 볼 범프(322)와 연결하는 공정을 2차 본딩이라 한다.The inner leads 330a and 330b of the semiconductor chip package 400 are divided into two parts. Only about half of the bonding pads connected to the first internal leads 330a and the first bonding wire 320a in the first semiconductor chip 310a are used. Only 1/2 of the bonding pads of the second semiconductor chip 310b are connected to the second internal leads 330b. When the bonding pads of the semiconductor chips 310a and 310b are connected to each other, a ball bump 322 is formed on one of the second semiconductor chips 310b as shown in FIG. 7, and then the first semiconductor chip 310a is formed. The bonding pad of) and the ball bump 322 is connected to the third bonding wire 320c. At this time, the first reason for forming the ball bump 322 is because it is difficult to perform the second bonding (2'nd bonding) to the bonding pad disposed on the second semiconductor chip 310b, the ball bump 322 After forming a, to proceed with the secondary bonding on the top. In this case, the second bonding process refers to a process of bonding the third bonding wire 320c to the bonding pads on the first semiconductor chip 310a and called the primary bonding, and bonded to the bonding pads of the first semiconductor chip 310a. The process of connecting the third bonding wire 320c with the ball bumps 322 formed on the bonding pads on the second semiconductor chip 310b is called secondary bonding.
상기에서 반도체 칩들(310a, 310b) 사이를 연결하기 전에 접착하는 볼 범프(322)는 작업의 효율성을 위해, 먼저 형성하는 것이 효과적이다. 또한, 상기에서는 볼 범프(322)를 제 2 반도체 칩(310b)의 본딩 패드에 형성하였으나, 제 1 반도체 칩(310a)의 본딩 패드에 접착하여도 무방하고, 교차로 형성하여도 무방하나, 효율성을 위하여 제 1 또는 제 2 반도체 칩 중의 한쪽에 형성하는 것을 제안한다.The ball bumps 322 to be bonded before connecting the semiconductor chips 310a and 310b in the above are effective to be formed first for efficiency of operation. In addition, although the ball bumps 322 are formed on the bonding pads of the second semiconductor chip 310b in the above description, the ball bumps 322 may be bonded to the bonding pads of the first semiconductor chip 310a or may be formed in an intersection. For this purpose, it is proposed to form one of the first or second semiconductor chips.
두 반도체 칩(310a, 310b) 상부의 본딩 패드들의 배열을 도 13를 참조하여 설명하면, 본딩 패드(1a, 11a)는 내부 회로로 연결된 동일한 패드이며, 본딩 패드(2a, 21a)는 내부 회로로 연결된 동일한 본딩 패드이다. 이하 각각 배열된 본딩 패드들은, 상기와 같이 내부 회로들로 연결되어 있으며, 동일 반도체 칩에서 본딩 패드들은 두 군데로 각기 구분하여 배치된다. 또한, 제 1 반도체 칩(310a)의 본딩 패드(1a, 11a)와 대응되게 배치된 제 2 반도체 칩(310b)의 본딩 패드(1b, 11b)는 내부 회로가 연결된 동일한 본딩 패드이고, 본딩 패드(2b, 21b)는 내부 회로가 연결된 동일한 본딩 패드로, 이하 동일하게 각각 본딩 패드들이 배열되며, 동일한 본딩 패드들이 두 부분으로 나뉘어져 있다.The arrangement of the bonding pads on the two semiconductor chips 310a and 310b will be described with reference to FIG. 13. The bonding pads 1a and 11a are identical pads connected to internal circuits, and the bonding pads 2a and 21a are internal circuits. The same bonding pads are connected. Hereinafter, each of the bonding pads arranged is connected to the internal circuits as described above, and the bonding pads are separately disposed in two locations on the same semiconductor chip. In addition, the bonding pads 1b and 11b of the second semiconductor chip 310b disposed to correspond to the bonding pads 1a and 11a of the first semiconductor chip 310a are the same bonding pads to which internal circuits are connected. 2b and 21b are the same bonding pads to which internal circuits are connected. Hereinafter, bonding pads are arranged in the same manner, and the same bonding pads are divided into two parts.
두 반도체 칩(310a, 310b)의 실장 밀도를 높이기 위한 본딩 패드 배열 방법은, 도 13에서 보는 바와 같이, 제 1 반도체 칩(310a)의 본딩 패드(1a, 11a)와 제 2 반도체 칩(310b)의 본딩 패드(1b, 11b)는 각기 같은 역할을 하는 동일한 본딩 패드이고, 제 1 반도체 칩(310a)의 본딩 패드(2a, 21a)와 제 2 반도체 칩(310b)의 본딩 패드(2b, 21b)는 각기 같은 역할을 하는 동일한 본딩 패드로, 이하 배열된 본딩패드들은 상기와 같이 배열된 본딩 패드들이다.Bonding pad arrangement method for increasing the mounting density of the two semiconductor chips (310a, 310b), as shown in Figure 13, the bonding pads (1a, 11a) and the second semiconductor chip (310b) of the first semiconductor chip (310a) Bonding pads 1b and 11b are the same bonding pads, each having the same role, and bonding pads 2a and 21a of the first semiconductor chip 310a and bonding pads 2b and 21b of the second semiconductor chip 310b. Are the same bonding pads that each play the same role, and the bonding pads arranged below are the bonding pads arranged as described above.
도 5와 같은 일반적인 패키지형의 반도체 칩 패키지(400)의 경우, 도 13의 구조로 배치된 반도체 칩(310a, 310b)의 본딩 패드들은 내부 리드들의 배열 및 본딩 작업성을 고려하여, 홀수 본딩 패드들(1a, 3a, 5a)은 제 1 반도체 칩(310a)에 근접한 제 1 내부 리드(330a)들과 각기 대응된 제 1 본딩 와이어(320a)로 연결되고, 제 2 반도체 칩(310b)의 본딩 패드(1b)에 도 7의 볼 범프(322)를 형성하고, 제 1 반도체 칩(310a)의 다른 방향에 배치된 본딩 패드(11a)를 제 2 반도체 칩(310b)의 볼 범프(322)와 제 3 본딩 와이어(320c)로 연결한다. 상기와 같이 본딩 패드(3a)와 제 1 내부 리드(330a), 본딩 패드(31a, 3b)를 각각 제 1 본딩 와이어(320a)와 제 3 본딩 와이어(320c)로 연결하며, 각기 홀수번째 본딩 패드들은 상기와 같이 본딩된다.In the case of the general packaged semiconductor chip package 400 as shown in FIG. 5, the bonding pads of the semiconductor chips 310a and 310b having the structure of FIG. 13 may be odd-bond pads in consideration of the arrangement and bonding workability of the internal leads. The fields 1a, 3a, and 5a are connected to first internal wires 330a adjacent to the first semiconductor chip 310a by first bonding wires 320a corresponding to each other, and bonding of the second semiconductor chip 310b to each other. The ball bump 322 of FIG. 7 is formed in the pad 1b, and the bonding pad 11a disposed in the other direction of the first semiconductor chip 310a is connected to the ball bump 322 of the second semiconductor chip 310b. The third bonding wire 320c is connected. As described above, the bonding pads 3a, the first inner lead 330a, and the bonding pads 31a and 3b are connected to the first bonding wire 320a and the third bonding wire 320c, respectively, and each odd bonding pad is used. Are bonded as above.
짝수열 본딩은, 제 2 반도체 칩(310b)의 본딩 패드(21b)와 근접한 제 2 내부 리드(330b)들이 제 2 본딩 와이어(320b)로 연결되고, 제 2 반도체 칩의 본딩 패드(2b)에 볼 범프(322)를 형성하고, 제 1 반도체 칩(310a)의 본딩 패드(21a)와 제 2 반도체 칩(310b)의 본딩 패드(2b)를 제 3 본딩 와이어(320c)로 연결한다. 짝수열 본딩 패드(41b, 61b)는 상기와 동일하게 본딩되며, 본딩 패드(41a, 4b)의 연결도 동일하게 한다.In even-numbered bonding, the second internal leads 330b adjacent to the bonding pads 21b of the second semiconductor chip 310b are connected to the bonding pads 2b of the second semiconductor chip. The ball bumps 322 are formed, and the bonding pads 21a of the first semiconductor chip 310a and the bonding pads 2b of the second semiconductor chip 310b are connected with the third bonding wire 320c. The even-numbered bonding pads 41b and 61b are bonded in the same manner as described above, and the connection of the bonding pads 41a and 4b is the same.
상기와 같이, 반도체 칩의 본딩 패드들이 서로 대응되도록 연결되고, 주위의 내부 리드들과 대응되게 연결되는 등의 복잡한 내부 구조를 가지는 반도체 칩 패키지는 공정 정확도를 높이기 위해 공정 진행 중 반도체 칩이 장착된 다이 패드의 움직임이 없어야 한다. 따라서, 도 5와 같이 반도체 칩(310a, 310b)을 실장하는 다이 패드(335)를 견고하게 지지하기 위해 타이 바(317; tie bar)를 추가로 설치하는 것이 바람직하다. 추가로 설치되는 타이 바(317)는 외부 리드(340)가 형성된 패키지 장변과 단변의 중간에 배치한다. 또한 반도체 칩 패키지(400)의 신뢰성 향상을 위하여 다이 패드(335)에 슬롯(slot)을 형성하거나, 다이 패드(350)를 분리하여 지지하도록 하여도 무방하다.As described above, a semiconductor chip package having a complicated internal structure such that the bonding pads of the semiconductor chip are connected to correspond to each other and correspondingly connected to the inner leads around the semiconductor chip is mounted during the process to increase the process accuracy. There should be no movement of the die pads. Accordingly, as shown in FIG. 5, a tie bar 317 may be further provided to firmly support the die pad 335 on which the semiconductor chips 310a and 310b are mounted. The tie bar 317 that is additionally installed is disposed in the middle of the long side and the short side of the package in which the outer lead 340 is formed. In addition, in order to improve the reliability of the semiconductor chip package 400, a slot may be formed in the die pad 335, or the die pad 350 may be separated and supported.
본 발명에서는 상기의 내부 리드(330a, 330b)들의 배열을 본딩 패드에 대응하여 홀수번째 또는 짝수번째 등과 같이 하나 건너씩 대응되도록 배치하였으나, 연속되게 두개 또는 세개 이상으로 짝을 이루어 배치하여도 무방하다.In the present invention, the arrangement of the inner leads 330a and 330b is arranged so as to correspond to the bonding pads one by one, such as odd or even, but may be arranged in pairs of two or three or more in succession. .
도 8 및 도 9는 본 발명의 다른 실시 예에 관한 것으로, 반도체 칩(310a, 310b) 사이를 연결하는 방법만 다르게 한 것이다. 내부에 전도성 회로(372)가 형성된 절연성 테이프(370)를 마련하여, 반도체 칩(310a, 310b) 상부의 본딩 패드(312)에 접착하고, 절연성 테이프의 전도성 회로(372)를 반도체 칩(310a, 310b)의 각기 대응되는 본딩 패드(312)에 연결할 수 있도록, 빔 리드 본딩 장치(380 : beam lead bond tool)를 이용하여 전도성 회로(372)를 끊으면서 본딩 패드(312)와 접착하여, 양측의 본딩 패드(312)들을 서로 연결한다.8 and 9 relate to another embodiment of the present invention, and only the method of connecting the semiconductor chips 310a and 310b is different. The insulating tape 370 having the conductive circuit 372 formed therein is provided to bond to the bonding pads 312 on the semiconductor chips 310a and 310b, and the conductive circuit 372 of the insulating tape is attached to the semiconductor chip 310a, In order to be connected to the respective bonding pads 312 of 310b, the conductive circuit 372 is disconnected using a beam lead bond tool 380, and the bonding pads 312 are bonded to each other. The bonding pads 312 are connected to each other.
도 10은 본 발명의 또 다른 실시예에 의한 것으로, 리드 온 칩(LOC;lead on chip)형 반도체 칩 패키지의 구조를 가지는 것으로, 도 11 및 도 12와 함께 설명하고자 한다. 반도체 칩(410a, 410b)을 하부에 접착제(450a, 450b)가 구분되어 마련된 내부 리드들(430a, 430b)에 접착하고, 상기의 반도체 칩(410a, 410b) 상부에 배열된 본딩 패드와 각기 대응되도록 내부 리드(430a, 430b)들을 연결한다. 연결된 구조를 상세히 설명하면, 제 1 반도체 칩(410a)의 본딩 패드(415a)와 대응된 제 1 내부 리드(430a)를 제 1 본딩 와이어(420a)로 연결하고, 제 1 내부 리드(430a)와 제 2 반도체 칩(410b) 상부의 본딩 패드(415b)를 제 2 본딩 와이어(420b)로 연결된다. 상기와 같이 홀수번째 본딩 패드와 대응되도록 배치된 제 1 내부 리드(430a)를 제 1 및 제 2 본딩 와이어(420a, 420b)로 연결한다. 또한, 짝수번째 본딩 패드들의 본딩은 제 2 반도체 칩(410b)과 접착된 제 2 내부 리드(430b)와 제 2 반도체 칩(410b)의 본딩 패드(416b)를 제 3 본딩 와이어(421b)로 연결하고, 제 2 내부 리드(430b)와 제 1 반도체 칩(410a) 상부의 본딩 패드(416a)를 제 4 본딩 와이어(421a)로 연결하며, 상기와 동일하게 짝수번째 본딩 패드들은 각기 대응되는 제 2 내부 리드들과 연결된다.FIG. 10 illustrates a structure of a lead on chip (LOC) type semiconductor chip package according to another embodiment of the present invention, and will be described with reference to FIGS. 11 and 12. Bonding the semiconductor chips 410a and 410b to the inner leads 430a and 430b provided with the adhesives 450a and 450b separated thereunder, and corresponding to the bonding pads arranged on the semiconductor chips 410a and 410b, respectively. The inner leads 430a and 430b are connected as possible. When the connected structure is described in detail, the first internal lead 430a corresponding to the bonding pad 415a of the first semiconductor chip 410a is connected to the first bonding wire 420a and the first internal lead 430a is connected to the first internal lead 430a. The bonding pads 415b on the second semiconductor chip 410b are connected to the second bonding wires 420b. As described above, the first internal lead 430a disposed to correspond to the odd-numbered bonding pads is connected to the first and second bonding wires 420a and 420b. In addition, bonding of even-numbered bonding pads connects the second internal lead 430b bonded to the second semiconductor chip 410b and the bonding pad 416b of the second semiconductor chip 410b to the third bonding wire 421b. The second internal lead 430b and the bonding pad 416a on the first semiconductor chip 410a are connected to each other by a fourth bonding wire 421a. It is connected with internal leads.
반도체 칩(410a, 410b)의 상부에 양측으로 구분하여 마련되는 본딩 패드들의 한쪽 부분은 리드 온 칩(LOC)형 반도체 칩 패키지 형태에서는 사용하지 않아도 되나, 내부 리드들(430a, 430b)의 구조를 변형하여 일부의 본딩 패드들을 사용하여도 무방하다.One portion of the bonding pads provided on both sides of the semiconductor chips 410a and 410b may be used in a lead-on chip (LOC) type semiconductor chip package, but the structure of the internal leads 430a and 430b may not be used. It is also possible to deform and use some bonding pads.
반도체 칩(410a, 410b)을 내부 리드(430a, 430b)에 고정하는 수단으로 마련되는 접착제(450a, 450b)는 반도체 칩(410a, 410b)의 고정을 위해 큰 접착제를 배치하여도 무방하나, 신뢰성 및 작업성 등을 고려하여 두 부분 이상에 배치하여도 무방하다.The adhesives 450a and 450b provided as a means for fixing the semiconductor chips 410a and 410b to the inner leads 430a and 430b may have a large adhesive for fixing the semiconductor chips 410a and 410b. And in consideration of workability, etc., you may arrange | position in two or more parts.
따라서 본 발명에 의한 반도체 칩을 수평으로 이중 실장하는 반도체 칩 패키지에 따르면, 수직으로 적층되는 적층 칩 패키지들에 비해 구조가 단순하고, 작업이 용이하여, 여러 공정을 거치지 않고 단순 공정만 추가되기 때문에, 현재 적용중인 기술을 그대로 적용하여 양산이 가능하며, 반도체 칩의 크기가 일정 크기만 되면, 기존의 기술에서 단순 공정을 추가하여 반도체 칩 패키지의 실장 밀도를 증가시킬 수 있다.Therefore, according to the semiconductor chip package to horizontally double-mount the semiconductor chip according to the present invention, since the structure is simple and easy to work compared to the stacked chip package stacked vertically, only a simple process is added without going through several processes In addition, it is possible to mass-produce by applying the technology currently applied, and if the size of the semiconductor chip is a certain size, it is possible to increase the mounting density of the semiconductor chip package by adding a simple process in the existing technology.
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