KR20030002200A - Driving method of I/O driver for reducing noise - Google Patents
Driving method of I/O driver for reducing noise Download PDFInfo
- Publication number
- KR20030002200A KR20030002200A KR1020010038951A KR20010038951A KR20030002200A KR 20030002200 A KR20030002200 A KR 20030002200A KR 1020010038951 A KR1020010038951 A KR 1020010038951A KR 20010038951 A KR20010038951 A KR 20010038951A KR 20030002200 A KR20030002200 A KR 20030002200A
- Authority
- KR
- South Korea
- Prior art keywords
- pull
- transistor
- driving
- output
- input
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00323—Delay compensation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
Description
본 발명은 반도체 회로 기술에 관한 것으로, 특히 반도체 소자의 입/출력 드라이버의 구동방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor circuit technology, and more particularly, to a method of driving an input / output driver of a semiconductor device.
반도체 소자가 고집적화 될수록 액세스 타임이 빨라지고 입/출력 신호의 비트수가 증가함에 따라 칩에서 발생하는 노이즈가 큰 이슈로 부각되고 있다. 칩 내부에서는 여러 회로의 동작에 의해 노이즈가 발생하는데, 그 중에서도 특히 칩 내부의 신호를 외부를 출력하는 입/출력 드라이버에서 발생하는 노이즈는 소자의 동작에 큰 영향을 미치고 있다.As semiconductor devices become more integrated, noise generated in a chip becomes a big issue as the access time is faster and the number of bits of an input / output signal is increased. Inside the chip, noise is generated by the operation of various circuits. Among them, noise generated by an input / output driver that outputs signals inside the chip to the outside has a great influence on the operation of the device.
출력 드라이버를 통해 출력하고자 하는 신호가 이전의 신호와 반대인 경우에는 출력 부하에 충전 또는 방전되어 있는 양 만큼의 전하를 방전 또는 충전시켜야 하는데, 이러한 신호의 천이 순간에 노이즈가 발생하게 된다.If the signal to be output through the output driver is opposite to the previous signal, the amount of charge charged or discharged to the output load must be discharged or charged, and noise is generated at the transition of the signal.
도 1은 통상적인 입/출력 드라이버의 회로도이다.1 is a circuit diagram of a typical input / output driver.
도 1을 참조하면, 통상적인 입/출력 드라이버는 공급전원(VDD)과 출력단 사이에 접속되며, 풀업 제어신호(PDB)를 게이트 입력으로 하는 풀업 PMOS 트랜지스터(101)와, 접지전원(GND)과 출력단 사이에 접속되며, 풀다운 제어신호(ND)를 게이트 입력으로 하는 풀다운 NMOS 트랜지스터(102)로 구성된다. 도면 부호 '103'은 출력단의 부하를 모델링한 부하 커패시턴스를 나타낸 것이다.Referring to FIG. 1, a typical input / output driver is connected between a supply power supply VDD and an output terminal, and a pull-up PMOS transistor 101 having a pull-up control signal PDB as a gate input, and a ground power supply GND. It is connected between the output stages and consists of a pull-down NMOS transistor 102 having a pull-down control signal ND as a gate input. Reference numeral 103 denotes a load capacitance modeling a load of the output terminal.
한편, 도면에서는 풀업 PMOS 트랜지스터(101) 및 풀다운 NMOS 트랜지스터(102)를 CMOS(Complementary MOS)로 구현하였으나, 경우에 따라서는 NMOS 트랜지스터만으로 이를 구현하고 있다.Meanwhile, although the pull-up PMOS transistor 101 and the pull-down NMOS transistor 102 are implemented in a complementary MOS (CMOS), in some cases, only the NMOS transistor is implemented.
이하, 상기와 같이 구성된 통상적인 입/출력 드라이버의 동작을 살펴본다.Hereinafter, the operation of the conventional input / output driver configured as described above will be described.
우선, 드라이버 출력단을 하이 레벨로 구동하는 경우에는 풀업 제어신호(PDB)를 로우 레벨로 인가하고 풀다운 제어신호(ND)를 로우 레벨로 인가하여 풀업 PMOS 트랜지스터(101)를 턴온시키고 풀다운 NMOS 트랜지스터(102)를 턴오프시킨다.First, when driving the driver output terminal to the high level, the pull-up control signal PDB is applied to the low level and the pull-down control signal ND is applied to the low level to turn on the pull-up PMOS transistor 101 and pull-down NMOS transistor 102. Turn off).
그리고, 드라이버 출력단을 로우 레벨로 구동할 경우에는 풀다운 제어신호(ND)를 하이 레벨로 인가하고 풀업 제어신호(PDB)는 하이 레벨로 인가하여 풀다운 NMOS 트랜지스터(102)를 턴온시키고 풀업 PMOS 트랜지스터(101)를 턴오프시킨다.When the driver output terminal is driven at a low level, the pull-down control signal ND is applied at a high level, and the pull-up control signal PDB is applied at a high level to turn on the pull-down NMOS transistor 102 and pull-up PMOS transistor 101. Turn off).
드라이버 출력단에 연결된 큰 부하 커패시턴스(103)를 구동하기 위해서는 그에 대응하는 큰 구동력을 요구하는데, 이를 위해 풀업 PMOS 트랜지스터(101)와 풀다운 NMOS 트랜지스터(102)의 크기를 일반적인 트랜지스터보다 크게 설계하고 있으며, 이에 따라 입/출력 드라이버가 신호 천이 동작을 수행하는 경우 큰 피크 전류가 발생하여 노이즈가 유발하게 된다. 한편, 이러한 노이즈는 노이즈가 발생한 칩과 연결된 다른 칩의 입력단에 오버 슈트나 언더 슈트가 발생한 신호를 전달하여 다른 칩의 오동작을 유발하기도 한다.In order to drive the large load capacitance 103 connected to the driver output stage, a corresponding large driving force is required. For this purpose, the size of the pull-up PMOS transistor 101 and the pull-down NMOS transistor 102 is designed to be larger than that of a general transistor. Therefore, when the input / output driver performs the signal transition operation, a large peak current is generated, causing noise. On the other hand, such noise may cause an overshoot or undershoot signal to be transmitted to an input terminal of another chip connected to the noise generating chip, thereby causing another chip to malfunction.
드라이버 출력단에서의 노이즈 문제를 개선하기 위해서 도 2에 도시된 바와 같은 회로가 제안되었다. 도 2를 참조하면, 공급전원(VDD)과 출력단 사이에 접속되며, 제1 풀업 제어신호(PDB)를 게이트 입력으로 하는 제1 풀업 PMOS 트랜지스터(201)와, 접지전원(GND)과 출력단 사이에 접속되며, 풀다운 제어신호(ND)를 게이트 입력으로 하는 풀다운 NMOS 트랜지스터(202)와공급전원(VDD)과 출력단 사이에 제1 풀업 PMOS 트랜지스터(201)와 병렬로 접속되며 제2 풀업 제어신호(PUB)를 게이트 입력으로 하는 제2 풀업 PMOS 트랜지스터(204)로 구성된다. 도면 부호 '203'은 출력단의 부하를 모델링한 부하 커패시턴스를 나타낸 것이다.In order to improve the noise problem at the driver output stage, a circuit as shown in FIG. 2 has been proposed. Referring to FIG. 2, a first pull-up PMOS transistor 201 connected between a supply power supply VDD and an output terminal and having a gate input as a first pull-up control signal PDB, and a ground power supply GND and an output terminal, respectively. Connected in parallel with a first pull-up PMOS transistor 201 between a pull-down NMOS transistor 202 having a pull-down control signal ND as a gate input, and a supply power supply VDD and an output terminal, and a second pull-up control signal PUB. Is a second pull-up PMOS transistor 204 whose gate input is. Reference numeral 203 denotes a load capacitance modeling a load at the output terminal.
여기서, 제2 풀업 PMOS 트랜지스터(204)는 제1 풀업 PMOS 트랜지스터(201)의 구동능력에 비해 구동능력이 매우 미약하도록 설계하며, 일반적으로 제1 풀업 PMOS 트랜지스터(201)가 갖는 구동능력의 약 1/10을 갖도록 설계하고 있다.Here, the second pull-up PMOS transistor 204 is designed so that the driving capability is very weak compared to the driving capability of the first pull-up PMOS transistor 201, and generally about 1 of the driving capability of the first pull-up PMOS transistor 201. We are designed to have / 10.
이하, 상기와 같이 구성된 입/출력 드라이버의 동작을 살펴보면 다음과 같다.Hereinafter, the operation of the input / output driver configured as described above will be described.
우선, 일반적인 풀업 및 풀다운 구동시에는 제2 풀업 PMOS 트랜지스터(204)는 사용하지 않고 제1 풀업 PMOS 트랜지스터(201)와 풀다운 NMOS 트랜지스터(202)를 사용하여 풀업 및 풀다운 동작을 수행하는데, 이는 상기 도 1에 도시된 회로의 동작과 동일하며, 이 경우 출력 신호에 큰 노이즈가 유발될 수 밖에 없다.First, in general pull-up and pull-down driving, the second pull-up PMOS transistor 204 is not used and the first pull-up PMOS transistor 201 and the pull-down NMOS transistor 202 are used to perform a pull-up and pull-down operation. It is the same as the operation of the circuit shown in Fig. 1, in which case a large noise is inevitably caused to the output signal.
한편, 입/출력 신호를 풀업 구동함에 있어서, 경우에 따라서는 노이즈 특성을 고려해야 하는 경우가 있는데, 이때에는 제1 풀업 PMOS 트랜지스터(201)와 풀다운 NMOS 트랜지스터(202)는 턴오프 시키고, 제2 풀업 제어신호(PUB)를 로우 레벨로 하여 제2 풀업 PMOS 트랜지스터(204)를 턴온시킨다.On the other hand, in the pull-up driving of the input / output signal, in some cases, the noise characteristics should be taken into consideration. In this case, the first pull-up PMOS transistor 201 and the pull-down NMOS transistor 202 are turned off and the second pull-up is performed. The second pull-up PMOS transistor 204 is turned on with the control signal PUB at a low level.
제2 풀업 PMOS 트랜지스터(204)는 그 구동능력이 제1 풀업 PMOS 트랜지스터(201)의 1/10에 불과하기 때문에 출력단의 급격한 변화를 막을 수 있어서 노이즈를 줄일 수 있으나, 구동능력이 미약하기 때문에 입/출력 지연이 발생하는 문제점이 있다.Since the second pull-up PMOS transistor 204 has only one tenth the driving capacity of the first pull-up PMOS transistor 201, it is possible to prevent a sudden change in the output stage and to reduce noise, but the driving capability is weak. There is a problem that a / output delay occurs.
뿐만 아니라, 상기 입/출력 드라이버는 풀다운 구동을 수행하는 경우에는 노이즈 특성을 전혀 고려하지 못하는 문제점을 가지고 있다.In addition, the input / output driver has a problem in that noise characteristics are not considered at all when the pull-down driving is performed.
본 발명은 상기와 같은 문제점을 해결하기 위하여 제안된 것으로, 두 개의 풀업 트랜지스터와 하나의 풀다운 트랜지스터를 사용하는 입/출력 드라이버에서, 풀업 및 풀다운 구동시 노이즈 특성과 지연 특성을 동시에 확보할 수 있는 반도체 소자의 입/출력 드라이버의 구동방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems, and in an input / output driver using two pull-up transistors and one pull-down transistor, a semiconductor capable of simultaneously securing noise and delay characteristics during pull-up and pull-down driving It is an object of the present invention to provide a method of driving an input / output driver of a device.
도 1은 통상적인 입/출력 드라이버의 회로도.1 is a circuit diagram of a typical input / output driver.
도 2는 개선된 입/출력 드라이버의 회로도.2 is a circuit diagram of an improved input / output driver.
도 3a 및 도 3b는 각각 본 발명의 일 실시예에 따른 풀업 및 풀다운 구동 방식을 나타낸 도면.3A and 3B are diagrams illustrating pull-up and pull-down driving schemes, respectively, according to one embodiment of the present invention;
* 도면의 주요부분에 대한 부호의 설명** Explanation of symbols for the main parts of the drawings *
201 : 제1 풀업 PMOS 트랜지스터201: first pull-up PMOS transistor
202 : 풀다운 NMOS 트랜지스터202: Pulldown NMOS Transistor
203 : 부하 커패시터203: load capacitor
204 : 제2 풀업 PMOS 트랜지스터204: second pull-up PMOS transistor
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 공급전원과 출력단 사이에 제공되는 제1 풀업 트랜지스터와, 접지전원과 출력단 사이에 제공되는 풀다운 트랜지스터와, 상기 공급전원과 출력단 사이에 제공되며 상기 제1 풀업 트랜지스터 및 상기 풀다운 트랜지스터보다 작은 구동력을 가지는 제2 풀업 트랜지스터를 구비하는 반도체 소자의 입/출력 드라이버의 구동방법에 있어서, 상기 제2 풀업 트랜지스터와 상기 제1 풀업 트랜지스터를 일정 시간 간격을 두고 순차적으로 턴온시켜 상기 출력단을 풀업 구동하는 것을 특징으로 하는 반도체 소자의 입/출력 드라이버의 구동방법이 제공된다.According to an aspect of the present invention for achieving the above technical problem, the first pull-up transistor provided between the supply power supply and the output terminal, the pull-down transistor provided between the ground power supply and the output terminal, provided between the supply power supply and the output terminal And a second pull-up transistor having a lower driving force than the first pull-up transistor and the pull-down transistor, wherein the driving method of the input / output driver of the semiconductor device comprises: a predetermined time interval between the second pull-up transistor and the first pull-up transistor; There is provided a driving method of an input / output driver of a semiconductor device, characterized in that the output stage is pulled up by sequentially turning on.
또한, 본 발명의 다른 측면에 따르면, 공급전원과 출력단 사이에 제공되는제1 풀업 트랜지스터와, 접지전원과 출력단 사이에 제공되는 풀다운 트랜지스터와, 상기 공급전원과 출력단 사이에 제공되며 상기 제1 풀업 트랜지스터 및 상기 풀다운 트랜지스터보다 작은 구동력을 가지는 제2 풀업 트랜지스터를 구비하는 반도체 소자의 입/출력 드라이버의 구동방법에 있어서, 상기 제2 풀업 트랜지스터와 상기 풀다운 트랜지스터를 턴온시켜 상기 출력단을 풀다운 구동하다가 일정 시간 간격을 두고 상기 제2 풀업 트랜지스터를 턴온시켜 상기 출력단을 풀다운 구동하는 것을 특징으로 하는 반도체 소자의 입/출력 드라이버의 구동방법이 제공된다.Further, according to another aspect of the present invention, a first pull-up transistor provided between a supply power supply and an output terminal, a pull-down transistor provided between a ground power supply and an output terminal, and provided between the supply power supply and an output terminal and provided with the first pull-up transistor And a second pull-up transistor having a driving force smaller than that of the pull-down transistor, wherein the input / output driver of the semiconductor device comprises: turning on the second pull-up transistor and the pull-down transistor to pull-down the output terminal for a predetermined time interval; A second method of driving an input / output driver of a semiconductor device is provided by turning on the second pull-up transistor so as to pull down the output terminal.
바람직하게, 상기 제1 및 제2 풀업 트랜지스터는 PMOS 트랜지스터이며, 상기 풀다운 트랜지스터는 NMOS 트랜지스터이다.Advantageously, said first and second pull-up transistors are PMOS transistors and said pull-down transistors are NMOS transistors.
바람직하게, 상기 제2 풀업 트랜지스터는 상기 제1 풀업 트랜지스터의 구동력의 실질적인 1/10의 구동력을 가진다.Preferably, the second pull-up transistor has a driving force of substantially one tenth of the driving force of the first pull-up transistor.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
첨부된 도면 도 3a 및 도 3b는 본 발명의 일 실시예에 따른 입/출력 드라이버의 풀업 및 풀다운 구동 방식을 나타낸 것으로, 이하 이를 참조하여 설명한다.3A and 3B illustrate a pull-up and pull-down driving method of an input / output driver according to an embodiment of the present invention, which will be described with reference to the following.
본 실시예에서 사용된 입/출력 드라이버는 상기 도 2에 도시된 회로와 동일하다.The input / output driver used in this embodiment is the same as the circuit shown in FIG.
도 3a를 참조하면, 풀업 구동의 경우, 우선 제2 풀업 제어신호(PUB)를 로우레벨로 활성화시킴으로써 제2 풀업 PMOS 트랜지스터(204)를 턴온시켜 부하 커패시턴스(203)를 서서히 충전하다가(1번 경로), 소정의 시간 간격을 두고 제1 풀업 제어신호(PDB)를 로우 레벨로 활성화시킴으로써 풀업 PMOS 트랜지스터(201)를 턴온시켜 출력단을 하이 레벨로 강하게 구동한다(2번 경로).Referring to FIG. 3A, in the case of the pull-up driving, first, the second pull-up PMOS transistor 204 is turned on by activating the second pull-up control signal PUB to a low level to gradually charge the load capacitance 203 (the path 1). By activating the first pull-up control signal PDB at a low level at a predetermined time interval, the pull-up PMOS transistor 201 is turned on to strongly drive the output terminal to a high level (path 2).
즉, 출력단의 부하 커패시터(203)는 구동력이 약한 제2 풀업 PMOS 트랜지스터(204)에 의해 먼저 충전되다가 구동력이 강한 제1 풀업 PMOS 트랜지스터(201)에 의해 충전되기 때문에 출력단의 급격한 전압 변화를 방지할 수 있으며, 이에 따라 풀업 구동시 잡음을 최소화할 수 있다. 또한, 제1 풀업 PMOS 트랜지스터(201)나 제2 풀업 PMOS 트랜지스터(204) 중 하나만을 선택적으로 사용하는 종래의 구동 방식과 달리 제1 및 제2 풀업 PMOS 트랜지스터(201, 204)를 같이 구동하기 때문에 입/출력 지연 특성도 개선할 수 있다.That is, since the load capacitor 203 of the output stage is first charged by the second pull-up PMOS transistor 204 having weak driving force and then charged by the first pull-up PMOS transistor 201 having strong driving force, a sudden voltage change of the output stage may be prevented. This can minimize noise during pull-up operation. In addition, unlike the conventional driving method in which only one of the first pull-up PMOS transistor 201 and the second pull-up PMOS transistor 204 is selectively used, the first and second pull-up PMOS transistors 201 and 204 are driven together. Input / output delay characteristics can also be improved.
도 3b를 참조하면, 풀다운 구동의 경우, 제2 풀업 제어신호(PUB)를 로우 레벨로 활성화시키고 풀다운 제어신호(ND)를 하이 레벨로 활성화시킴으로써 풀다운 NMOS 트랜지스터(202)와 제2 풀업 PMOS 트랜지스터(204)를 동시에 턴온 시킨다. 이 경우, 부하 커패시턴스(203)에 대한 충전 작용을 수행하는 제2 풀업 PMOS 트랜지스터(204) 때문에 풀다운 NMOS 트랜지스터(202)의 구동능력이 저하된다.Referring to FIG. 3B, in the case of the pull-down driving, the pull-down NMOS transistor 202 and the second pull-up PMOS transistor (eg, by activating the second pull-up control signal PUB to a low level and activating the pull-down control signal ND to a high level). Turn on 204 simultaneously. In this case, the driving capability of the pull-down NMOS transistor 202 is lowered because of the second pull-up PMOS transistor 204 which performs the charging action on the load capacitance 203.
이어서, 소정의 시간 간격을 두고 제2 풀업 제어신호(PUB)를 하이 레벨로 비활성화시킴으로써 제2 풀업 PMOS 트랜지스터(201)를 턴오프 시키면, 풀다운 NMOS 트랜지스터(202)의 구동능력이 정상으로 회복되어 출력단에 대해 강하게 풀다운 구동을 수행하게 된다.Subsequently, when the second pull-up PMOS transistor 201 is turned off by deactivating the second pull-up control signal PUB to a high level at a predetermined time interval, the driving capability of the pull-down NMOS transistor 202 is restored to a normal state. Strongly pull down driving.
상기와 같이 풀다운 구동을 수행하면, 출력단의 급격한 전압 변화를 막을 수 있으며, 이에 따라 풀다운 구동시의 잡음을 최소화할 수 있다.By performing the pull-down driving as described above, it is possible to prevent a sudden voltage change of the output terminal, thereby minimizing the noise during the pull-down driving.
상기에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in Esau.
예컨대, 전술한 실시예에서는 풀업 트랜지스터로 PMOS 트랜지스터를 사용하고 풀다운 트랜지스터로 NMOS 트랜지스터를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 이들 각각을 다른 극성을 사용하여 구현하는 경우에도 적용된다.For example, in the above-described embodiment, a case in which a PMOS transistor is used as a pull-up transistor and an NMOS transistor is used as a pull-down transistor has been described as an example. However, the present invention also applies to a case where each of them is implemented using a different polarity.
이상에서 설명한 바와 같이 본 발명은 풀업 및 풀다운 구동시 노이즈 특성과 지연 특성을 동시에 확보할 수 있도록 하는 효과가 있으며, 이로 인하여 반도체 소자의 EMI(Electro Magnetic Interference) 특성을 개선할 수 있다.As described above, the present invention has an effect of simultaneously securing noise and delay characteristics during pull-up and pull-down driving, thereby improving the EMI (Electro Magnetic Interference) characteristics of the semiconductor device.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0038951A KR100410556B1 (en) | 2001-06-30 | 2001-06-30 | Driving method of I/O driver for reducing noise |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0038951A KR100410556B1 (en) | 2001-06-30 | 2001-06-30 | Driving method of I/O driver for reducing noise |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030002200A true KR20030002200A (en) | 2003-01-08 |
| KR100410556B1 KR100410556B1 (en) | 2003-12-18 |
Family
ID=27712833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0038951A KR100410556B1 (en) | 2001-06-30 | 2001-06-30 | Driving method of I/O driver for reducing noise |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100410556B1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100694513B1 (en) * | 2005-02-07 | 2007-03-13 | 한국철도기술연구원 | Device for measuring locker of points switch |
| KR100753123B1 (en) * | 2005-09-29 | 2007-08-29 | 주식회사 하이닉스반도체 | Output driving device |
| US7440343B2 (en) | 2005-09-29 | 2008-10-21 | Hynix Semiconductor Inc. | Output driving device |
-
2001
- 2001-06-30 KR KR10-2001-0038951A patent/KR100410556B1/en active IP Right Grant
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100694513B1 (en) * | 2005-02-07 | 2007-03-13 | 한국철도기술연구원 | Device for measuring locker of points switch |
| KR100753123B1 (en) * | 2005-09-29 | 2007-08-29 | 주식회사 하이닉스반도체 | Output driving device |
| US7440343B2 (en) | 2005-09-29 | 2008-10-21 | Hynix Semiconductor Inc. | Output driving device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100410556B1 (en) | 2003-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0212584B1 (en) | Output circuit device with stabilized potential | |
| US5399920A (en) | CMOS driver which uses a higher voltage to compensate for threshold loss of the pull-up NFET | |
| US5430335A (en) | Simplified low-noise output buffer circuit | |
| US7145363B2 (en) | Level shifter | |
| US5986489A (en) | Slew rate control circuit for an integrated circuit | |
| CN1855724B (en) | Buffer circuit | |
| US6819159B1 (en) | Level shifter circuit | |
| US6259299B1 (en) | CMOS level shift circuit for integrated circuits | |
| US7355447B2 (en) | Level shifter circuit | |
| US5341338A (en) | Data output circuit with minimum power source noise | |
| US20050052936A1 (en) | High speed power-gating technique for integrated circuit devices incorporating a sleep mode of operation | |
| KR100323792B1 (en) | Mos transistor output circuit | |
| US7199638B2 (en) | High speed voltage level translator | |
| KR100410556B1 (en) | Driving method of I/O driver for reducing noise | |
| KR100402241B1 (en) | Current controlled low noise output driver | |
| JP3299071B2 (en) | Output buffer circuit | |
| KR100410470B1 (en) | Low noise output driver in semiconductor device | |
| JP2565297B2 (en) | 3-state slew rate output circuit | |
| KR20010005093A (en) | Semiconductor integrated circuit for low power level shifter | |
| KR960013857B1 (en) | Data output buffer | |
| KR100500946B1 (en) | Tristate buffer with improved characteristic of EMI | |
| KR200266020Y1 (en) | Output buffer with lowered noise | |
| US6215341B1 (en) | Deceleration circuit | |
| KR100387263B1 (en) | Output driver circuit | |
| KR100317325B1 (en) | Output driving circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121121 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20131118 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20141119 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20151118 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20161118 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20171117 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20181120 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20191119 Year of fee payment: 17 |