KR100402241B1 - Current controlled low noise output driver - Google Patents
Current controlled low noise output driver Download PDFInfo
- Publication number
- KR100402241B1 KR100402241B1 KR10-2001-0039162A KR20010039162A KR100402241B1 KR 100402241 B1 KR100402241 B1 KR 100402241B1 KR 20010039162 A KR20010039162 A KR 20010039162A KR 100402241 B1 KR100402241 B1 KR 100402241B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- transistor
- pull
- driver
- power supply
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Abstract
본 발명은 반도체 회로 기술에 관한 것으로, 특히 반도체 소자의 출력 드라이버에 관한 것이며, 더 자세히는 전류 제어 방식의 저잡음 출력 드라이버에 관한 것이다. 본 발명은 전류량을 가변적으로 제어하여 잡음을 감소시킬 수 있는 반도체 소자의 출력 드라이버를 제공하는데 그 목적이 있다. 본 발명에서는 드라이버 트랜지스터의 게이트 전단에 트랜스미션 게이트를 삽입하였다. 이 트랜스미션 게이트는 드라이버 트랜지스터의 게이트 커패시턴스가 서서히 충전되도록 하여 출력단에서의 급격한 전류 변화를 방지함으로써 잡음을 감소시킨다. 한편, 이러한 트랜스미션 게이트를 드라이버 트랜지스터의 게이트에 병렬로 다수개 접속시키고, 턴온되는 트랜스미션 게이트의 수를 조절하면 출력지연 문제를 보상할 수 있다.TECHNICAL FIELD The present invention relates to semiconductor circuit technology, and more particularly, to an output driver of a semiconductor device, and more particularly, to a low noise output driver of a current control method. An object of the present invention is to provide an output driver of a semiconductor device capable of variably controlling the amount of current to reduce noise. In the present invention, the transmission gate is inserted in front of the gate of the driver transistor. This transmission gate reduces the noise by allowing the gate capacitance of the driver transistors to slowly charge to prevent sudden current changes in the output stage. On the other hand, by connecting a plurality of such transmission gates in parallel with the gate of the driver transistor, and adjusting the number of the transmission gates turned on can compensate for the output delay problem.
Description
본 발명은 반도체 회로 기술에 관한 것으로, 특히 반도체 소자의 출력 드라이버에 관한 것이며, 더 자세히는 전류 제어 방식의 저잡음 출력 드라이버에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor circuit technology, and more particularly, to an output driver of a semiconductor device, and more particularly, to a low noise output driver of a current control method.
반도체 소자가 고집적화 될수록 액세스 타임이 빨라지고 입/출력 신호의 비트수가 증가함에 따라 칩에서 발생하는 잡음이 큰 이슈로 부각되고 있다. 칩 내부에서는 여러 회로의 동작에 의해 잡음이 발생하는데, 그 중에서도 특히 칩 내부의 신호를 외부를 출력하는 출력 드라이버에서 발생하는 잡음은 소자의 동작에 큰 영향을 미치고 있다.As semiconductor devices become more integrated, noise generated on a chip becomes an important issue as the access time is faster and the number of bits of an input / output signal is increased. Inside the chip, noise is generated by the operation of various circuits. Especially, the noise generated by the output driver that outputs the signal inside the chip to the outside has a great influence on the operation of the device.
출력 드라이버를 통해 출력하고자 하는 신호가 이전의 신호와 반대인 경우에는 출력 부하에 충전 또는 방전되어 있는 양 만큼의 전하를 방전 또는 충전시켜야 하는데, 이러한 신호의 천이 순간에 잡음이 발생하게 된다.If the signal to be output through the output driver is opposite to the previous signal, it is necessary to discharge or charge the electric charge as much as it is charged or discharged to the output load. At this moment, a noise occurs.
첨부된 도면 도 1은 종래기술에 따른 출력 드라이버의 회로도이다.1 is a circuit diagram of an output driver according to the prior art.
도 1을 참조하면, 종래기술에 따른 출력 드라이버는 공급전원(VDD)과 출력단 사이에 접속되며, 풀업 제어신호(PDB)를 게이트 입력으로 하는 풀업 트랜지스터(101)와, 접지전원(GND)과 출력단 사이에 접속되며, 풀다운 제어신호(ND)를 게이트 입력으로 하는 풀다운 트랜지스터(102)로 구성된다. 도면 부호 '103'은 부하 커패시턴스를 나타낸 것이다.Referring to FIG. 1, an output driver according to the related art is connected between a supply power supply VDD and an output terminal, a pull-up transistor 101 having a pull-up control signal PDB as a gate input, and a ground power supply GND and an output terminal. And a pull-down transistor 102 having a pull-down control signal ND as a gate input. Reference numeral '103' denotes a load capacitance.
한편, 도면에서는 풀업 트랜지스터(101) 및 풀다운 트랜지스터(102)를 CMOS(Complementary MOS)로 구현하였으나, 경우에 따라서는 NMOS 트랜지스터만으로 이를 구현하고 있다.Meanwhile, although the pull-up transistor 101 and the pull-down transistor 102 are implemented in CMOS (Complementary MOS), in some cases, only the NMOS transistor is implemented.
이하, 상기와 같이 구성된 출력 드라이버의 동작을 살펴본다.Hereinafter, the operation of the output driver configured as described above will be described.
우선, 출력단을 하이 레벨로 구동하는 경우에는 풀업 제어신호(PDB)를 로우 레벨로 인가하고 풀다운 제어신호(ND)를 로우 레벨로 인가하여 풀업 트랜지스터(101)를 턴온시키고 풀다운 트랜지스터(102)를 턴오프시킨다.First, when the output terminal is driven at a high level, the pull-up control signal PDB is applied at a low level and the pull-down control signal ND is applied at a low level to turn on the pull-up transistor 101 and turn on the pull-down transistor 102. Turn it off.
그리고, 출력단을 로우 레벨로 구동할 경우에는 풀다운 제어신호(ND)를 하이 레벨로 인가하고 풀업 제어신호(PDB)는 하이 레벨로 인가하여 풀다운 트랜지스터(102)를 턴온시키고 풀업 트랜지스터(101)를 턴오프시킨다.When the output terminal is driven at a low level, the pull-down control signal ND is applied at a high level and the pull-up control signal PDB is applied at a high level to turn on the pull-down transistor 102 and turn on the pull-up transistor 101. Turn it off.
출력단에 연결된 큰 부하 커패시턴스(103)를 구동하기 위해서는 그에 대응하는 큰 구동력을 요구하는데, 이를 위해 풀업 트랜지스터(101)와 풀다운 트랜지스터(102)의 크기를 일반적인 트랜지스터보다 크게 설계하고 있으며, 이에 따라 출력 드라이버가 신호 천이 동작을 수행하는 경우 큰 피크 전류가 발생하여 잡음을 유발하게 된다. 한편, 이러한 잡음은 잡음이 발생한 칩과 연결된 다른 칩의 입력단에 오버 슈트나 언더 슈트가 발생한 신호를 전달하여 다른 칩의 오동작을 유발하기도 한다.In order to drive the large load capacitance 103 connected to the output terminal, a corresponding large driving force is required. For this purpose, the size of the pull-up transistor 101 and the pull-down transistor 102 is designed to be larger than that of a general transistor. When the signal transition operation is performed, a large peak current is generated to cause noise. On the other hand, such noise may cause a malfunction of another chip by transferring an overshoot or undershoot signal to an input terminal of another chip connected to the noise generating chip.
본 발명은 상기와 같은 문제점을 해결하기 위하여 제안된 것으로, 전류량을 가변적으로 제어하여 잡음을 감소시킬 수 있는 반도체 소자의 출력 드라이버를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems, and an object thereof is to provide an output driver of a semiconductor device capable of reducing noise by variably controlling the amount of current.
도 1은 종래기술에 따른 출력 드라이버의 회로도.1 is a circuit diagram of an output driver according to the prior art.
도 2는 본 발명의 일 실시예에 따른 출력 드라이버의 회로도.2 is a circuit diagram of an output driver according to an embodiment of the present invention.
도 3은 트랜스미션 게이트의 회로도.3 is a circuit diagram of a transmission gate.
도 4는 본 발명의 다른 실시예에 따른 출력 드라이버의 회로도.4 is a circuit diagram of an output driver according to another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
201 : 풀업 트랜지스터 202 : 풀다운 트랜지스터201: pull-up transistor 202: pull-down transistor
203 : 부하 캐패시터 204 : 제1 트랜스미션 게이트203: load capacitor 204: first transmission gate
205 : 제2 트랜스미션 게이트205: second transmission gate
상기의 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 제1 전원과 출력단 사이에 접속된 제1 드라이버 트랜지스터; 제2 전원과 상기 출력단 사이에 접속된 제2 드라이버 트랜지스터; 및 제1 구동 제어신호를 입력받아 상기 제1 드라이버 트랜지스터의 게이트에 전달하기 한 제1 트랜스미션 게이트를 구비하는 반도체 소자의 출력 드라이버가 제공된다.According to an aspect of the present invention for achieving the above object, a first driver transistor connected between a first power supply and an output terminal; A second driver transistor connected between a second power supply and the output terminal; And a first transmission gate configured to receive a first driving control signal and to transfer the first driving control signal to a gate of the first driver transistor.
또한, 본 발명의 다른 측면에 따르면, 제1 전원과 출력단 사이에 접속된 제1 드라이버 트랜지스터; 제2 전원과 상기 출력단 사이에 접속된 제2 드라이버 트랜지스터; 제1 구동 제어신호를 입력으로 하며, 상기 제1 드라이버 트랜지스터의 게이트에 병렬로 접속된 다수의 트랜스미션 게이트를 구비한 제1 전류 제어 수단; 및 상기 다수의 트랜스미션 게이트 각각의 온/오프를 제어하기 위한 제1 인에이블 수단을 구비하는 반도체 소자의 출력 드라이버가 제공된다.Further, according to another aspect of the invention, the first driver transistor connected between the first power supply and the output terminal; A second driver transistor connected between a second power supply and the output terminal; First current control means having a first drive control signal as an input and having a plurality of transmission gates connected in parallel to the gate of the first driver transistor; And a first enable means for controlling on / off of each of the plurality of transmission gates.
본 발명에서는 드라이버 트랜지스터의 게이트 전단에 트랜스미션 게이트를 삽입하였다. 이 트랜스미션 게이트는 드라이버 트랜지스터의 게이트 커패시턴스가 서서히 충전되도록 하여 출력단에서의 급격한 전류 변화를 방지함으로써 잡음을 감소시킨다. 한편, 이러한 트랜스미션 게이트를 드라이버 트랜지스터의 게이트에 병렬로 다수개 접속시키고, 턴온되는 트랜스미션 게이트의 수를 조절하면 출력지연 문제를 보상할 수 있다.In the present invention, the transmission gate is inserted in front of the gate of the driver transistor. This transmission gate reduces the noise by allowing the gate capacitance of the driver transistors to slowly charge to prevent sudden current changes in the output stage. On the other hand, by connecting a plurality of such transmission gates in parallel with the gate of the driver transistor, and adjusting the number of the transmission gates turned on can compensate for the output delay problem.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
첨부된 도면 도 2는 본 발명의 일 실시예에 따른 출력 드라이버의 회로도이다.2 is a circuit diagram of an output driver according to an exemplary embodiment of the present invention.
도 2를 참조하면, 본 실시예에 따른 출력 드라이버는 공급전원(VDD)과 출력단 사이에 접속되며 풀업 제어신호(PDB)를 게이트 입력으로 하는 풀업 트랜지스터(201)와, 접지전원(GND)과 출력단 사이에 접속되며 풀다운 제어신호(ND)를 게이트 입력으로 하는 풀다운 트랜지스터(202)를 구비한다. 도면 부호 '203'은 부하 캐패시턴스를 나타낸 것이다.Referring to FIG. 2, the output driver according to the present embodiment is connected between a supply power supply VDD and an output terminal, and a pull-up transistor 201 having a pull-up control signal PDB as a gate input, and a ground power supply GND and an output terminal. And a pull-down transistor 202 connected between the gate and the pull-down control signal ND as a gate input. Reference numeral 203 denotes a load capacitance.
한편, 풀업 트랜지스터(201)의 게이트 입력단에는 제1 인에이블 신호(ENP)에 제어 받아 풀업 제어신호(PDB)를 풀업 트랜지스터(201)의 게이트로 전달하는 제1 트랜스미션 게이트(204)가 삽입되며, 풀다운 트랜지스터(202)의 게이트 입력단에는 제2 인에이블 신호(ENN)에 제어 받아 풀다운 제어신호(ND)를 풀다운 트랜지스터(202)의 게이트에 전달하는 제2 트랜스미션 게이트(205)가 삽입되어 있다.On the other hand, a first transmission gate 204 is inserted into the gate input terminal of the pull-up transistor 201 to transfer the pull-up control signal PDB to the gate of the pull-up transistor 201 under the control of the first enable signal ENP. The second transmission gate 205 is inserted into the gate input terminal of the pull-down transistor 202 to transfer the pull-down control signal ND to the gate of the pull-down transistor 202 under the control of the second enable signal ENN.
즉, 본 실시예에서는 풀업 제어신호(PDB) 및 풀다운 제어신호(ND)가 각각 제1 트랜스미션 게이트(204) 및 제2 트랜스미션 게이트(205)를 통해 풀업 트랜지스터(201) 및 풀다운 트랜지스터(202)의 게이트에 입력된다.That is, in the present embodiment, the pull-up control signal PDB and the pull-down control signal ND are connected to the pull-up transistor 201 and the pull-down transistor 202 through the first transmission gate 204 and the second transmission gate 205, respectively. It is input to the gate.
첨부된 도면 도 3은 일반적인 트랜스미션 게이트의 회로도이다.3 is a circuit diagram of a general transmission gate.
도 3을 참조하면, 트랜스미션 게이트는 소오스/드레인이 서로 맞물린 PMOS 트랜지스터(301)와 NMOS 트랜지스터(302)로 구성되며, NMOS 트랜지스터(301)의 게이트에는 인에이블 신호(EN)가, PMOS 트랜지스터(302)의 게이트에는 인버터(303)를 통해 반전된 인에이블 신호(EN)가 인가된다. 이 경우에는 인에이블 신호(EN)가 하이 레벨이면 입력신호(in)를 출력단(out)으로 전달하고, 인에이블 신호(EN)가 로우 레벨이면 입력신호(in)를 차단하게 된다.Referring to FIG. 3, the transmission gate includes a PMOS transistor 301 and an NMOS transistor 302 in which source / drain meshes with each other, and an enable signal EN is provided at a gate of the NMOS transistor 301, and a PMOS transistor 302. ) Is applied to the enable signal EN inverted through the inverter 303. In this case, when the enable signal EN is at the high level, the input signal in is transmitted to the output terminal out, and when the enable signal EN is at the low level, the input signal in is blocked.
다시 도 2를 참조하면, 본 실시예에 따른 출력 드라이버는 제1 및 제2 트랜스미션 게이트(204, 205)가 일종의 아날로그 스위치와 같이 동작하여 풀업 및 풀다운 트랜지스터(201, 202)의 게이트 커패시턴스를 충전시키는데 필요한 전류를 제어하는 역할을 한다. 즉, 제1 및 제2 트랜스미션 게이트(204, 205) 각각을 구성하는 PMOS 트랜지스터(301)와 NMOS 트랜지스터(302)의 사이즈를 풀업 및 풀다운 트랜지스터(201, 202)의 게이트 커패시턴스값을 고려하여 충분히 작게 설계하면, 풀업 및 풀다운 트랜지스터(201, 202)의 게이트 커패시턴스가 서서히 충전되게 할 수 있으며, 따라서 출력단에서의 급격한 전류 변화를 방지하여 잡음을 감소시킬 수 있게 된다.Referring back to FIG. 2, the output driver according to the present embodiment operates the first and second transmission gates 204 and 205 as a kind of analog switch to charge the gate capacitance of the pull-up and pull-down transistors 201 and 202. It controls the necessary current. That is, the size of the PMOS transistor 301 and the NMOS transistor 302 constituting each of the first and second transmission gates 204 and 205 is sufficiently small in consideration of the gate capacitance values of the pull-up and pull-down transistors 201 and 202. By design, the gate capacitances of the pull-up and pull-down transistors 201 and 202 can be gradually charged, thus reducing noise by preventing a sudden change in current at the output stage.
그런데, 이처럼 트랜스미션 게이트(204, 205)를 삽입하는 경우, 잡음 특성은 개선되지만, 트랜스미션 게이트(204, 205)에 의한 지연 문제가 지적될 수 있다.However, when the transmission gates 204 and 205 are inserted in this way, the noise characteristic is improved, but the delay problem caused by the transmission gates 204 and 205 can be pointed out.
첨부된 도면 도 4는 본 발명의 다른 실시예에 따른 출력 드라이버의 회로도이다.4 is a circuit diagram of an output driver according to another exemplary embodiment of the present invention.
도 4를 참조하면, 본 실시예에 따른 출력 드라이버 역시 공급전원(VDD)과 출력단 사이에 접속되며 풀업 제어신호(PDB)를 게이트 입력으로 하는 풀업 트랜지스터(401)와, 접지전원(GND)과 출력단 사이에 접속되며 풀다운 제어신호(ND)를 게이트 입력으로 하는 풀다운 트랜지스터(402)를 구비한다. 도면 부호 '403'은 부하 캐패시턴스를 나타낸 것이다.Referring to FIG. 4, the output driver according to the present embodiment is also connected between the supply power supply VDD and the output terminal, and the pull-up transistor 401 having the pull-up control signal PDB as the gate input, and the ground power supply GND and the output terminal. A pull-down transistor 402 connected between the gate and the pull-down control signal ND as a gate input. Reference numeral 403 denotes a load capacitance.
한편, 풀업 트랜지스터(401)의 게이트 입력단에는 제1 스위치부(404)가 삽입되어 있으며, 풀다운 트랜지스터(202)의 게이트 입력단에는 제2 스위치부(405)가 삽입되어 있다.The first switch unit 404 is inserted into the gate input terminal of the pull-up transistor 401, and the second switch unit 405 is inserted into the gate input terminal of the pull-down transistor 202.
제1 스위치부(404)는 풀업 트랜지스터(401)의 게이트 입력단에 병렬로 연결되며, 각각의 인에이블 신호(ENP1, …,ENPn)에 제어 받아 풀업 제어신호(PDB)를 풀업 트랜지스터(401)의 게이트에 전달하는 다수의 트랜스미션 게이트(SP1, …, SPn)를 구비하며, 인에이블 신호(ENP1, …,ENPn)는 제1 레지스터(406)의 출력 신호를 사용한다.The first switch unit 404 is connected in parallel to the gate input terminal of the pull-up transistor 401 and is controlled by each of the enable signals ENP1,..., ENPn to receive the pull-up control signal PDB of the pull-up transistor 401. A plurality of transmission gates SP1,..., SPn are transmitted to the gate, and the enable signals ENP1,..., ENPn use the output signal of the first register 406.
제2 스위치부(405)는 풀다운 트랜지스터(402)의 게이트 입력단에 병렬로 연결되며, 각각의 인에이블 신호(ENN1, …,ENNn)에 제어 받아 풀다운 제어신호(ND)를 풀다운 트랜지스터(402)의 게이트에 전달하는 다수의 트랜스미션 게이트(SN1, …, SNn)를 구비하며, 인에이블 신호(ENN1, …,ENNn)는 제2 레지스터(407)의 출력 신호를 사용한다.The second switch unit 405 is connected in parallel to the gate input terminal of the pull-down transistor 402, and is controlled by each of the enable signals ENN1,..., ENNn to receive a pull-down control signal ND of the pull-down transistor 402. A plurality of transmission gates SN1, ..., SNn are transmitted to the gate, and the enable signals ENN1, ..., ENNn use the output signal of the second register 407.
상기와 같이 구성된 출력 드라이버에서, 제1 및 제2 레지스터(406, 407)는 각각 다수의 트랜스미션 게이트(SP1, …, SPn 및 SN1, …, SNn) 중 몇 개의 트랜스미션 게이트를 턴온시킬 것인지를 결정한다.In the output driver configured as described above, the first and second registers 406 and 407 determine how many transmission gates SP1, ..., SPn and SN1, ..., SNn respectively turn on. .
만일, 제1 및 제2 스위치부(404, 405)에서 하나의 트랜스미션 게이트만을 턴온시키면 상기 도 2에 도시된 일 실시예의 회로와 동일한 동작을 수행한다.If only one transmission gate is turned on in the first and second switch units 404 and 405, the same operation as the circuit of the embodiment shown in FIG. 2 is performed.
그런데, 소자의 특성에 따라 어떤 소자에서는 잡음 특성 보다 지연 특성을 더 중요시할 수 있다. 이처럼 지연 특성을 강조하는 경우에는 제1 및 제2 스위치부(404, 405)에서 여러 개의 트랜스미션 게이트를 턴온시키면 된다. 이처럼 여러 개의 트랜스미션 게이트가 동시에 턴온되면 풀업 및 풀다운 트랜지스터(401, 402)의 게이트 캐패시턴스를 보다 빨리 충전할 수 있어 지연 특성은 좋아지지만, 잡음은 그만큼 늘어날 수 밖에 없다.However, in some devices, delay characteristics may be more important than noise in some devices. In order to emphasize the delay characteristics, the first and second switch units 404 and 405 may turn on several transmission gates. When multiple transmission gates are turned on at the same time, the gate capacitance of the pull-up and pull-down transistors 401 and 402 can be charged more quickly, resulting in better delay characteristics, but inevitably increasing noise.
즉, 본 실시예의 출력 드라이버는 출력단에서 필요로 하는 특성에 따라 제1 및 제2 레지스터(406, 407)의 각 비트를 제어함으로써 잡음 특성과 지연 특성이 적절한 조화를 이룬 출력 드라이버를 제공할 수 있게 된다.That is, the output driver of this embodiment controls each bit of the first and second registers 406 and 407 according to the characteristics required at the output stage, thereby providing an output driver in which the noise characteristics and the delay characteristics are properly balanced. do.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in Esau.
예컨대, 전술한 실시예에서는 풀업 트랜지스터로 PMOS를 사용하고 풀다운 트랜지스터로 NMOS를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 이를 다른 극성의 트랜지스터로 구현하는 경우에도 적용된다.For example, in the above-described embodiment, a case in which a PMOS is used as a pull-up transistor and an NMOS is used as a pull-down transistor has been described as an example. However, the present invention is also applicable to a case in which a transistor having a different polarity is implemented.
또한, 전술한 실시예에서는 다수의 트랜스미션 게이트를 제어하기 위하여 레지스터를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 다른 제어 수단을 사용하는 경우에도 적용된다.In addition, in the above-described embodiment, a case where a register is used to control a plurality of transmission gates has been described as an example, but the present invention also applies to the case of using other control means.
또한, 전술한 실시예에서는 트랜스미션 게이트 또는 스위치부를 풀업 및 풀다운 트랜지스터의 게이트에 모두 연결한 경우를 설명하였으나, 본 발명은 풀업 또는 풀다운 트랜지스터중 하나의 트랜지스터의 게이트에만 상기 트랜스미션 게이트 또는 스위치부를 연결하여 사용하는 경우에도 적용된다.In addition, in the above-described embodiment, the case in which the transmission gate or the switch unit is connected to the gates of both the pull-up and pull-down transistors has been described. However, the present invention is used by connecting the transmission gate or the switch unit only to the gate of one of the pull-up and pull-down transistors. This also applies.
이상에서 살펴본 바와 같이 본 발명은 구동 트랜지스터의 게이트 입력단에 트랜스미션 게이트를 삽입하여 게이트 커패시터를 충전하기 위한 전류량을 제어할 수 있고 그 결과, 출력단의 급격한 전류 변화를 억제할 수 있어 잡음을 감소시키는 효과가 있으며, 이로 인하여 칩의 오동작을 방지하고 EMI(Electro Magnetic Interference) 특성을 개선할 수 있다. 또한, 다수의 트랜스미션 게이트를 병렬로 삽입하는 경우 출력지연 특성과 저잡음 특성 간의 조화를 이룬 출력 드라이버를 제공할 수 있다.As described above, the present invention can control the amount of current for charging the gate capacitor by inserting a transmission gate into the gate input terminal of the driving transistor, and as a result, it is possible to suppress a sudden current change in the output terminal, thereby reducing noise. This prevents chip malfunction and improves EMI (Electro Magnetic Interference) characteristics. In addition, when a plurality of transmission gates are inserted in parallel, an output driver having a balance between output delay characteristics and low noise characteristics may be provided.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0039162A KR100402241B1 (en) | 2001-06-30 | 2001-06-30 | Current controlled low noise output driver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0039162A KR100402241B1 (en) | 2001-06-30 | 2001-06-30 | Current controlled low noise output driver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030003421A KR20030003421A (en) | 2003-01-10 |
| KR100402241B1 true KR100402241B1 (en) | 2003-10-17 |
Family
ID=27712968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0039162A KR100402241B1 (en) | 2001-06-30 | 2001-06-30 | Current controlled low noise output driver |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100402241B1 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206831A (en) * | 1992-01-28 | 1993-08-13 | Olympus Optical Co Ltd | Cmos output buffer circuit |
| KR960012717A (en) * | 1994-09-10 | 1996-04-20 | 양승택 | Programmable Input / Output Pad Cells |
| KR960016140A (en) * | 1994-10-13 | 1996-05-22 | 문정환 | Output buffer circuit of memory device |
| KR19980034836A (en) * | 1996-11-09 | 1998-08-05 | 문정환 | Data output buffer circuit |
-
2001
- 2001-06-30 KR KR10-2001-0039162A patent/KR100402241B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206831A (en) * | 1992-01-28 | 1993-08-13 | Olympus Optical Co Ltd | Cmos output buffer circuit |
| KR960012717A (en) * | 1994-09-10 | 1996-04-20 | 양승택 | Programmable Input / Output Pad Cells |
| KR960016140A (en) * | 1994-10-13 | 1996-05-22 | 문정환 | Output buffer circuit of memory device |
| KR19980034836A (en) * | 1996-11-09 | 1998-08-05 | 문정환 | Data output buffer circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030003421A (en) | 2003-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0621694B1 (en) | Low power interface circuit | |
| EP0212584B1 (en) | Output circuit device with stabilized potential | |
| US5399920A (en) | CMOS driver which uses a higher voltage to compensate for threshold loss of the pull-up NFET | |
| KR0130037B1 (en) | Semiconductor integrated circuit input buffer | |
| KR100495667B1 (en) | Input output buffer providing analog/digital input mode | |
| US5986489A (en) | Slew rate control circuit for an integrated circuit | |
| US20050168241A1 (en) | Level shifter | |
| KR100384396B1 (en) | Improved data output buffer | |
| CN1855724B (en) | Buffer circuit | |
| US5341338A (en) | Data output circuit with minimum power source noise | |
| US5793226A (en) | Data output buffer for multiple power supplies | |
| JP3927788B2 (en) | Semiconductor device | |
| US7672420B2 (en) | Shifter register for low power consumption application | |
| US7466182B2 (en) | Level shift circuit | |
| US5493232A (en) | Disturbance immune output buffer with switch and hold stages | |
| KR100402241B1 (en) | Current controlled low noise output driver | |
| EP1360765B1 (en) | Buffers with reduced voltage input/output signals | |
| KR100410556B1 (en) | Driving method of I/O driver for reducing noise | |
| KR100410470B1 (en) | Low noise output driver in semiconductor device | |
| US7898294B2 (en) | Pre-driver logic | |
| KR100275956B1 (en) | Data i/o port | |
| JP3299071B2 (en) | Output buffer circuit | |
| US7106102B2 (en) | Programmable level shifter for wide range operation purpose | |
| US20050270065A1 (en) | Coms buffer having higher and lower voltage operation | |
| KR100298436B1 (en) | Data Output Buffer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |