KR100275956B1 - Data i/o port - Google Patents

Data i/o port Download PDF

Info

Publication number
KR100275956B1
KR100275956B1 KR1019980039889A KR19980039889A KR100275956B1 KR 100275956 B1 KR100275956 B1 KR 100275956B1 KR 1019980039889 A KR1019980039889 A KR 1019980039889A KR 19980039889 A KR19980039889 A KR 19980039889A KR 100275956 B1 KR100275956 B1 KR 100275956B1
Authority
KR
South Korea
Prior art keywords
output
input
signal
gate
data
Prior art date
Application number
KR1019980039889A
Other languages
Korean (ko)
Other versions
KR20000020998A (en
Inventor
양일석
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019980039889A priority Critical patent/KR100275956B1/en
Publication of KR20000020998A publication Critical patent/KR20000020998A/en
Application granted granted Critical
Publication of KR100275956B1 publication Critical patent/KR100275956B1/en

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 데이타 입출력 포트에 관한 것으로, 데이타 입출력 포트의 출력 구동부를 다단으로 형성하고, 다단의 출력 구동부를 선택적으로 구동하도록 하는데 그 목적이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data input / output port, and has an object of forming an output driver of a data input / output port in multiple stages and selectively driving the output driver of multiple stages.

이와 같은 목적의 본 발명은 데이타 레지스터와 제 1 및 제 2 노어 게이트, 제 1 및 제 2 출력 구동부, 제 1 및 제 2 앤드 게이트를 포함하여 이루어진다. 데이타 레지스터에는 출력 데이타 신호가 저장된다. 입출력 레지스터에는 데이타 신호의 입출력 방향을 결정하는 입출력 제어신호가 저장된다. 제 1 노어 게이트에는 출력 데이타 신호와 상기 입출력 제어신호가 입력된다. 제 2 노어 게이트에는 출력 데이타 신호의 반전된 신호와 상기 입출력 제어신호가 입력된다. 제 1 출력 구동부는 상기 제 1 노어 게이트의 출력신호에 의해 구동하는 제 1 풀 업 트랜지스터와 상기 제 2 노어 게이트의 출력신호에 의해 구동하는 제 1 풀다운 트랜지스터가 전원전압과 접지 사이에 직렬 연결되어 이루어진다. 제 1 앤드 게이트에는 제 1 노어 게이트의 출력신호와 출력구동 제어신호가 입력된다. 제 2 앤드 게이트에는 제 2 노어 게이트의 출력신호와 출력구동 제어신호가 입력된다. 제 2 출력 구동부는 제 1 앤드 게이트의 출력신호에 의해 구동하는 제 2 풀 업 트랜지스터와 상기 제 2 앤드 게이트의 출력신호에 의해 구동하는 제 2 풀다운 트랜지스터가 상기 전원전압과 상기 접지 사이에 직렬 연결되어 이루어진다.The present invention for this purpose comprises a data register, first and second NOR gates, first and second output drivers, and first and second end gates. The data register stores the output data signal. The input / output register stores an input / output control signal for determining the input / output direction of the data signal. An output data signal and the input / output control signal are input to the first NOR gate. The inverted signal of the output data signal and the input / output control signal are input to the second NOR gate. The first output driver includes a first pull-up transistor driven by an output signal of the first NOR gate and a first pull-down transistor driven by an output signal of the second NOR gate in series between a power supply voltage and a ground. . The output signal of the first NOR gate and the output drive control signal are input to the first AND gate. The output signal of the second NOR gate and the output drive control signal are input to the second AND gate. The second output driver includes a second pull-up transistor driven by the output signal of the first and gate and a second pull-down transistor driven by the output signal of the second and gate, and are connected in series between the power supply voltage and the ground. Is done.

Description

데이타 입출력 포트Data I / O port

본 발명은 데이타 입출력 포트에 관한 것으로, 특히 출력 데이타 신호에 의해 구동하는 출력 구동부를 갖는 데이타 입출력 포트에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to data input / output ports, and more particularly, to a data input / output port having an output driver driven by an output data signal.

데이타 입출력 포트는 칩 내부에서 발생한 데이타 신호를 입출력 패드를 통하여 외부로 출력하거나, 입출력 패드를 통하여 입력되는 데이타 신호를 칩 내부로 전달하는 역할을 한다.The data input / output port outputs a data signal generated inside the chip to the outside through the input / output pad, or transmits a data signal input through the input / output pad to the inside of the chip.

도 1은 종래의 데이타 입출력 포트를 나타낸 회로도이다.1 is a circuit diagram illustrating a conventional data input / output port.

데이타 레지스터(102)에는 출력 데이타 신호가 저장된다. 입출력 레지스터(110)에는 데이타 신호의 입출력 방향을 결정하는 입출력 제어신호가 저장된다.The data register 102 stores an output data signal. The input / output register 110 stores an input / output control signal for determining the input / output direction of the data signal.

노어 게이트(104)에는 데이타 레지스터(102)에서 출력되는 출력 데이타 신호와 입출력 레지스터(110)에서 출력되는 입출력 제어신호가 입력된다. 제 2 노어 게이트(108)에는 출력 데이타 신호의 반전된 신호와 입출력 제어신호가 입력된다.The NOR gate 104 receives an output data signal output from the data register 102 and an input / output control signal output from the input / output register 110. The inverted signal of the output data signal and the input / output control signal are input to the second NOR gate 108.

따라서 출력 제어신호(CTL11)의 논리값이 0이면 출력 데이타 신호가 노어 게이트(104)(108)의 출력신호에 반영될 수 있으나, 반대로 출력 제어신호(CTL11)의 논리값이 1이면 각 노어 게이트(104)(108)의 출력신호의 논리값은 0으로 고정된다.Therefore, if the logic value of the output control signal CTL11 is 0, the output data signal may be reflected in the output signal of the NOR gates 104 and 108. On the contrary, if the logic value of the output control signal CTL11 is 1, each NOR gate is used. The logic value of the output signal of 104 and 108 is fixed to zero.

노어 게이트(104)의 출력신호는 트라이 스테이트 인버터(112)에 입력된다. 이 트라이 스테이트 인버터(112)는 출력 제어신호(CTL11)의 논리값이 0일 때 턴 온되어 노어 게이트(104)의 출력신호를 반전 출력한다.The output signal of the NOR gate 104 is input to the tri state inverter 112. The tri state inverter 112 is turned on when the logic value of the output control signal CTL11 is 0 to invert and output the output signal of the NOR gate 104.

제 2 노어 게이트(108)의 출력신호는 또 다른 트라이 스테이트 인버터(116)에 입력된다. 이 트라이 스테이트 인버터(116) 역시 출력 제어신호(CTL11)의 논리값이 0일 때 턴 온되어 제 2 노어 게이트(108)의 출력신호를 반전 출력한다.The output signal of the second NOR gate 108 is input to another tri state inverter 116. The tri state inverter 116 is also turned on when the logic value of the output control signal CTL11 is 0 to invert and output the output signal of the second NOR gate 108.

이와 같은 두 개의 트라이 스테이트 인버터(112)(116)의 출력은 두 개의 인버터(114)(118)에 의해 또 한번 반전된다. 이로써 인버터(114)의 출력신호와 노어 게이트(104)의 출력신호는 동일한 논리값을 갖게되며, 또 다른 인버터(118)의 출력신호와 노어 게이트(108)의 출력신호 역시 동일한 논리값을 갖게된다.The outputs of these two tri-state inverters 112 and 116 are inverted once again by the two inverters 114 and 118. As a result, the output signal of the inverter 114 and the output signal of the NOR gate 104 have the same logic value, and the output signal of another inverter 118 and the output signal of the NOR gate 108 also have the same logic value. .

출력 구동부는 두 개의 엔모스 트랜지스터(122)(124)가 전원전압(VDD)과 접지(VSS) 사이에 직렬 연결되어 이루어진다. 풀 업 트랜지스터인 엔모스 트랜지스터(122)의 게이트에는 인버터(114)의 출력신호가 입력되며, 풀다운 트랜지스터인 또 다른 엔모스 트랜지스터(124)의 게이트에는 인버터(118)의 출력신호가 입력된다.The output driver includes two NMOS transistors 122 and 124 connected in series between a power supply voltage VDD and a ground VSS. The output signal of the inverter 114 is input to the gate of the NMOS transistor 122 which is a pull-up transistor, and the output signal of the inverter 118 is input to the gate of another NMOS transistor 124 which is a pull-down transistor.

따라서 풀 업 트랜지스터인 엔모스 트랜지스터(122)는 노어 게이트(104)의 출력신호에 의해 제어되는 것과 같고, 풀다운 트랜지스터인 엔모스 트랜지스터(124)는 또 다른 노어 게이트(108)의 출력신호에 의해 제어되는 것과 같다.Therefore, the NMOS transistor 122, which is a pull-up transistor, is controlled by the output signal of the NOR gate 104, and the NMOS transistor 124, which is a pull-down transistor, is controlled by the output signal of another NOR gate 108. It is like being.

출력 구동부의 출력신호는 입출력 패드(126)에 연결된다. 이 입출력 패드(126)에는 칩 내부로의 입력경로도 연결되어 있으나 도면에는 나타내지 않았다. 상술한 출력 제어신호(CTL11)의 논리값이 1일 때 노어 게이트(104)(108)의 두 출력신호는 모두 논리값 0의 로우레벨이 되어 출력 구동부의 엔모스 트랜지스터(122)(124)는 모두 턴 오프된다.The output signal of the output driver is connected to the input / output pad 126. An input path into the chip is also connected to the input / output pad 126 but is not shown in the drawing. When the logic value of the above-described output control signal CTL11 is 1, both output signals of the NOR gates 104 and 108 are at the low level of the logic value 0, so that the NMOS transistors 122 and 124 of the output driver are All are turned off.

이와 같은 종래의 데이타 입출력 포트의 출력 구동부를 구성하는 두 개의 트랜지스터는 큰 용량의 부하를 빠른 속도로 구동하기 위하여 매우 큰 전류구동능력을 갖도록 설계되는데, 이 때문에 전력소비가 커지는 문제가 있다.The two transistors constituting the output driver of the conventional data input / output port are designed to have a very large current driving capability in order to drive a large capacity load at high speed.

따라서 본 발명은 데이타 입출력 포트의 출력 구동부를 다단으로 형성하고, 다단의 출력 구동부를 선택적으로 구동하도록 하는데 그 목적이 있다.Accordingly, an object of the present invention is to form an output driver of a data input / output port in multiple stages, and to selectively drive the output driver of multiple stages.

이와 같은 목적의 본 발명은 데이타 레지스터와 제 1 및 제 2 노어 게이트, 제 1 및 제 2 출력 구동부, 제 1 및 제 2 앤드 게이트를 포함하여 이루어진다.The present invention for this purpose comprises a data register, first and second NOR gates, first and second output drivers, and first and second end gates.

데이타 레지스터에는 출력 데이타 신호가 저장된다. 입출력 레지스터에는 데이타 신호의 입출력 방향을 결정하는 입출력 제어신호가 저장된다.The data register stores the output data signal. The input / output register stores an input / output control signal for determining the input / output direction of the data signal.

제 1 노어 게이트에는 출력 데이타 신호와 상기 입출력 제어신호가 입력된다. 제 2 노어 게이트에는 출력 데이타 신호의 반전된 신호와 상기 입출력 제어신호가 입력된다.An output data signal and the input / output control signal are input to the first NOR gate. The inverted signal of the output data signal and the input / output control signal are input to the second NOR gate.

제 1 출력 구동부는 상기 제 1 노어 게이트의 출력신호에 의해 구동하는 제 1 풀 업 트랜지스터와 상기 제 2 노어 게이트의 출력신호에 의해 구동하는 제 1 풀다운 트랜지스터가 전원전압과 접지 사이에 직렬 연결되어 이루어진다.The first output driver includes a first pull-up transistor driven by an output signal of the first NOR gate and a first pull-down transistor driven by an output signal of the second NOR gate in series between a power supply voltage and a ground. .

제 1 앤드 게이트에는 제 1 노어 게이트의 출력신호와 출력구동 제어신호가 입력된다. 제 2 앤드 게이트에는 제 2 노어 게이트의 출력신호와 출력구동 제어신호가 입력된다.The output signal of the first NOR gate and the output drive control signal are input to the first AND gate. The output signal of the second NOR gate and the output drive control signal are input to the second AND gate.

제 2 출력 구동부는 제 1 앤드 게이트의 출력신호에 의해 구동하는 제 2 풀 업 트랜지스터와 상기 제 2 앤드 게이트의 출력신호에 의해 구동하는 제 2 풀다운 트랜지스터가 상기 전원전압과 상기 접지 사이에 직렬 연결되어 이루어진다.The second output driver includes a second pull-up transistor driven by the output signal of the first and gate and a second pull-down transistor driven by the output signal of the second and gate, and are connected in series between the power supply voltage and the ground. Is done.

도 1은 종래의 데이타 입출력 포트를 나타낸 회로도.1 is a circuit diagram showing a conventional data input and output port.

도 2는 본 발명에 따른 데이타 입출력 포트를 나타낸 회로도.2 is a circuit diagram illustrating a data input / output port according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

102, 202 : 데이타 레지스터 104, 204 : 입출력 레지스터102, 202: data register 104, 204: input / output register

CTL11∼CTL22 : 제어신호 126, 226 : 데이타 입출력 패드CTL11 to CTL22: control signals 126, 226: data input / output pad

이와 같이 이루어지는 본 발명의 바람직한 실시예를 도 2를 참조하여 설명하면 다음과 같다. 도 2는 본 발명에 따른 데이타 입출력 포트를 나타낸 회로도이다.The preferred embodiment of the present invention thus made will be described with reference to FIG. 2 as follows. 2 is a circuit diagram illustrating a data input / output port according to the present invention.

데이타 레지스터(202)에는 출력 데이타 신호가 저장된다. 입출력 레지스터(210)에는 데이타 신호의 입출력 방향을 결정하는 입출력 제어신호가 저장된다.The data register 202 stores an output data signal. The input / output register 210 stores an input / output control signal for determining the input / output direction of the data signal.

노어 게이트(204)에는 데이타 레지스터(202)에서 출력되는 출력 데이타 신호와 입출력 레지스터(210)에서 출력되는 입출력 제어신호가 입력된다. 제 2 노어 게이트(208)에는 출력 데이타 신호의 반전된 신호와 입출력 제어신호가 입력된다.The NOR gate 204 receives an output data signal output from the data register 202 and an input / output control signal output from the input / output register 210. The inverted signal of the output data signal and the input / output control signal are input to the second NOR gate 208.

따라서 출력 제어신호(CTL21)의 논리값이 0이면 출력 데이타 신호가 노어 게이트(204)(208)의 출력신호에 반영될 수 있으나, 반대로 출력 제어신호(CTL21)의 논리값이 1이면 각 노어 게이트(204)(208)의 출력신호의 논리값은 0으로 고정된다.Accordingly, if the logic value of the output control signal CTL21 is 0, the output data signal may be reflected in the output signal of the NOR gates 204 and 208. On the contrary, if the logic value of the output control signal CTL21 is 1, each NOR gate is used. The logic value of the output signal of (204) (208) is fixed to zero.

노어 게이트(204)의 출력신호는 트라이 스테이트 인버터(212)에 입력된다. 이 트라이 스테이트 인버터(212)는 출력 제어신호(CTL21)의 논리값이 0일 때 턴 온되어 노어 게이트(204)의 출력신호를 반전 출력한다.The output signal of the NOR gate 204 is input to the tri state inverter 212. The tri state inverter 212 is turned on when the logic value of the output control signal CTL21 is 0 to invert and output the output signal of the NOR gate 204.

제 2 노어 게이트(208)의 출력신호는 또 다른 트라이 스테이트 인버터(216)에 입력된다. 이 트라이 스테이트 인버터(216) 역시 출력 제어신호(CTL21)의 논리값이 0일 때 턴 온되어 제 2 노어 게이트(208)의 출력신호를 반전 출력한다.The output signal of the second NOR gate 208 is input to another tri state inverter 216. The tri state inverter 216 is also turned on when the logic value of the output control signal CTL21 is 0 to invert and output the output signal of the second NOR gate 208.

이와 같은 두 개의 트라이 스테이트 인버터(212)(216)의 출력은 두 개의 인버터(214)(218)에 의해 또 한번 반전된다. 이로써 인버터(214)의 출력신호와 노어 게이트(204)의 출력신호는 동일한 논리값을 갖게되며, 또 다른 인버터(218)의 출력신호와 노어 게이트(208)의 출력신호 역시 동일한 논리값을 갖게된다.The outputs of these two tri-state inverters 212, 216 are inverted once again by the two inverters 214, 218. As a result, the output signal of the inverter 214 and the output signal of the NOR gate 204 have the same logic value, and the output signal of another inverter 218 and the output signal of the NOR gate 208 also have the same logic value. .

제 1 출력 구동부(222)(224)는 두 개의 엔모스 트랜지스터(222)(224)가 전원전압(VDD)과 접지(VSS) 사이에 직렬 연결되어 이루어진다. 풀 업 트랜지스터인 엔모스 트랜지스터(222)의 게이트에는 인버터(214)의 출력신호가 입력되며, 풀다운 트랜지스터인 또 다른 엔모스 트랜지스터(224)의 게이트에는 인버터(218)의 출력신호가 입력된다.In the first output driver 222 and 224, two NMOS transistors 222 and 224 are connected in series between a power supply voltage VDD and a ground VSS. The output signal of the inverter 214 is input to the gate of the NMOS transistor 222 which is a pull-up transistor, and the output signal of the inverter 218 is input to the gate of another NMOS transistor 224 which is a pull-down transistor.

따라서 풀 업 트랜지스터인 엔모스 트랜지스터(222)는 노어 게이트(204)의 출력신호에 의해 제어되는 것과 같고, 풀다운 트랜지스터인 엔모스 트랜지스터(224)는 또 다른 노어 게이트(208)의 출력신호에 의해 제어되는 것과 같다.Thus, the NMOS transistor 222, which is a pull-up transistor, is controlled by the output signal of the NOR gate 204, and the NMOS transistor 224, which is a pull-down transistor, is controlled by the output signal of another NOR gate 208. It is like being.

앤드 게이트(232)에는 인버터(214)의 출력신호와 구동 제어신호(CTL22)가 입력된다. 또 다른 앤드 게이트(234)에는 인버터(218)의 출력신호와 구동 제어신호(CTL22)가 입력된다. 이 구동 제어신호(CTL22)는 본 발명에 따른 제 2 출력 구동부(228)(230)를 제어하기 위한 것이다.The output signal of the inverter 214 and the driving control signal CTL22 are input to the AND gate 232. The output signal of the inverter 218 and the driving control signal CTL22 are input to the AND gate 234. This drive control signal CTL22 is for controlling the second output driver 228, 230 according to the present invention.

즉, 구동 제어신호(CTL22)의 논리값이 0이면 두 개의 앤드 게이트(232)(234)의 출력신호는 모두 0으로 고정되어 인버터(214)(218)의 출력신호가 제 2 출력 구동부(228)(230)에 전달되지 않는다. 그러나 구동 제어신호(CTL22)의 논리값이 1이면 두 개의 앤드 게이트(232)(234)의 출력신호는 인버터(214)(218)의 출력신호가 그대로 반영되어 제 2 출력 구동부(228)(230)의 엔모스 트랜지스터(228)(230)가 턴 온 또는 턴 오프된다.That is, when the logic value of the driving control signal CTL22 is 0, the output signals of the two AND gates 232 and 234 are all fixed to 0 so that the output signals of the inverters 214 and 218 are the second output driver 228. Is not delivered to 230). However, when the logic value of the driving control signal CTL22 is 1, the output signals of the two AND gates 232 and 234 are reflected to the output signals of the inverters 214 and 218, and thus the second output driver 228 and 230 are applied. NMOS transistors 228 and 230 are turned on or turned off.

제 2 출력 구동부는 두 개의 엔모스 트랜지스터(228)(230)가 전원전압(VDD)과 접지(VSS) 사이에 직렬 연결되어 이루어진다. 풀 업 트랜지스터인 엔모스 트랜지스터(228)의 게이트에는 앤드 게이트(232)의 출력신호가 입력되며, 풀다운 트랜지스터인 또 다른 엔모스 트랜지스터(230)의 게이트에는 앤드 게이트(234)의 출력신호가 입력된다.The second output driver includes two NMOS transistors 228 and 230 connected in series between a power supply voltage VDD and a ground VSS. The output signal of the AND gate 232 is input to the gate of the NMOS transistor 228 which is a pull-up transistor, and the output signal of the AND gate 234 is input to the gate of another NMOS transistor 230 which is a pull-down transistor. .

상술한 제 1 및 제 2 출력 구동부의 출력신호는 입출력 패드(226)에 연결된다. 이 입출력 패드(226)에는 칩 내부로의 입력경로도 연결되어 있으나 도면에는 나타내지 않았다. 상술한 출력 제어신호(CTL21)의 논리값이 1일 때 노어 게이트(204)(208)의 두 출력신호는 모두 논리값 0의 로우레벨이 되어 출력 구동부의 엔모스 트랜지스터(222)(224)는 모두 턴 오프된다.The output signals of the first and second output drivers described above are connected to the input / output pad 226. An input path into the chip is also connected to the input / output pad 226 but is not shown in the drawing. When the logic value of the above-described output control signal CTL21 is 1, both output signals of the NOR gates 204 and 208 become the low level of the logic value 0, so that the NMOS transistors 222 and 224 of the output driver All are turned off.

따라서 본 발명은 데이타 입출력 포트의 출력 구동부가 다단으로 형성되어 선택적으로 구동함으로써 불필요한 전력소비를 억제하는 효과를 제공한다.Therefore, the present invention provides an effect of suppressing unnecessary power consumption by selectively driving the output driver of the data input / output port in multiple stages.

Claims (2)

데이타 입출력 포트에 있어서,In the data I / O port, 출력 데이타 신호가 저장되는 데이타 레지스터와;A data register in which an output data signal is stored; 데이타 신호의 입출력 방향을 결정하는 입출력 제어신호가 저장되는 입출력 레지스터와;An input / output register for storing an input / output control signal for determining an input / output direction of the data signal; 상기 출력 데이타 신호와 상기 입출력 제어신호가 입력되는 제 1 노어 게이트와;A first NOR gate through which the output data signal and the input / output control signal are input; 상기 출력 데이타 신호의 반전된 신호와 상기 입출력 제어신호가 입력되는 제 2 노어 게이트와;A second NOR gate to which the inverted signal of the output data signal and the input / output control signal are input; 상기 제 1 노어 게이트의 출력신호에 의해 구동하는 제 1 풀 업 트랜지스터와 상기 제 2 노어 게이트의 출력신호에 의해 구동하는 제 1 풀다운 트랜지스터가 전원전압과 접지 사이에 직렬 연결되어 이루어지는 제 1 출력 구동부와;A first output driver in which a first pull-up transistor driven by an output signal of the first NOR gate and a first pull-down transistor driven by an output signal of the second NOR gate are connected in series between a power supply voltage and a ground; ; 상기 제 1 노어 게이트의 출력신호와 출력구동 제어신호가 입력되는 제 1 앤드 게이트와;A first AND gate to which an output signal of the first NOR gate and an output driving control signal are input; 상기 제 2 노어 게이트의 출력신호와 출력구동 제어신호가 입력되는 제 2 앤드 게이트와;A second AND gate through which an output signal of the second NOR gate and an output driving control signal are input; 상기 제 1 앤드 게이트의 출력신호에 의해 구동하는 제 2 풀 업 트랜지스터와 상기 제 2 앤드 게이트의 출력신호에 의해 구동하는 제 2 풀다운 트랜지스터가 상기 전원전압과 상기 접지 사이에 직렬 연결되어 이루어지는 제 2 출력 구동부를 포함하는 데이타 입출력 포트.A second output in which a second pull-up transistor driven by the output signal of the first and gate and a second pull-down transistor driven by the output signal of the second and gate are connected in series between the power supply voltage and the ground; Data input / output port including a driver. 청구항 1에 있어서, 상기 제 1 및 제 2 풀 업 트랜지스터와 상기 제 1 및 제 2 풀다운 트랜지스터가 엔모스 트랜지스터인 것이 특징인 데이타 입출력 포트.The data input / output port according to claim 1, wherein the first and second pull-up transistors and the first and second pull-down transistors are NMOS transistors.
KR1019980039889A 1998-09-25 1998-09-25 Data i/o port KR100275956B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980039889A KR100275956B1 (en) 1998-09-25 1998-09-25 Data i/o port

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980039889A KR100275956B1 (en) 1998-09-25 1998-09-25 Data i/o port

Publications (2)

Publication Number Publication Date
KR20000020998A KR20000020998A (en) 2000-04-15
KR100275956B1 true KR100275956B1 (en) 2000-12-15

Family

ID=19551908

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980039889A KR100275956B1 (en) 1998-09-25 1998-09-25 Data i/o port

Country Status (1)

Country Link
KR (1) KR100275956B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200490643Y1 (en) 2019-07-03 2019-12-10 이계훈 Shirt sleeve flow prevention system
KR102078648B1 (en) 2019-12-02 2020-02-19 이계훈 Shirt sleeve flow prevention system

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100466540B1 (en) * 2002-08-28 2005-01-15 한국전자통신연구원 Input and output port circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200490643Y1 (en) 2019-07-03 2019-12-10 이계훈 Shirt sleeve flow prevention system
KR102078648B1 (en) 2019-12-02 2020-02-19 이계훈 Shirt sleeve flow prevention system

Also Published As

Publication number Publication date
KR20000020998A (en) 2000-04-15

Similar Documents

Publication Publication Date Title
JP3590557B2 (en) Data output circuit and data output method of semiconductor device having level shifter, and semiconductor device having the data output circuit
US7456663B2 (en) Output circuit
US20020130683A1 (en) Gate circuit and semiconductor circuit to process low amplitude signals, memory, processor and information processing system manufactured by use of them
KR20040065012A (en) Input output buffer providing analog/digital input mode
KR100384396B1 (en) Improved data output buffer
EP0315301A2 (en) CMOS latch circuits
US5434519A (en) Self-resetting CMOS off-chip driver
US5317211A (en) Programmable pin for use in programmable logic devices
US5450356A (en) Programmable pull-up buffer
US5173627A (en) Circuit for outputting a data signal following an output enable command signal
KR100275956B1 (en) Data i/o port
US6084455A (en) High-speed CMOS latch
US6501298B1 (en) Level-shifting circuitry having “low” output during disable mode
JP3055223B2 (en) Buffer circuit
US6774697B2 (en) Input and output port circuit
KR960013854B1 (en) Data output buffer
JPS61112424A (en) Output buffer circuit
KR950002085B1 (en) Data output buffer with latch circuit
KR100402241B1 (en) Current controlled low noise output driver
KR100305645B1 (en) Data path circuit of semiconductor memory device
KR970031318A (en) Data output buffer
JP3485314B2 (en) Discharge control circuit
KR100303135B1 (en) Data output buffer
KR100237754B1 (en) Low noise output buffer
KR200358149Y1 (en) Data I / O Buffer

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120823

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20130821

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20140820

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20150818

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20160817

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20170818

Year of fee payment: 18

EXPY Expiration of term