KR100298436B1 - Data Output Buffer - Google Patents
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Abstract
데이터 출력 버퍼에 있어서, 특히 외부 전압 및 온도에 관계없이 거의 일정한 전류를 흐르게 하여 전력 잡음(Power Noise) 및 기능 손실(Function Fail)을 제거할 수 있으며, 칩 내의 데이터를 외부로 전달하는 스피드가 개선된 데이터 출력 버퍼에 관한 것으로, 내부 데이터를 외부로 전송하기 위한 드라이브 스테이지부(Drive Stage Block)와, 센스 앰프(Sense Amp)의 출력과 데이터 출력 인에이블(Enable) 신호에 의해 상기 드라이브 스테이지(Drive Stage)를 동작시키기 위한 버퍼부와, 드라이브 스테이지(Drive Stage)의 전류 레벨을 제어하기 위한 바이어스부로 구성되어, 종래의 데이터 출력 버퍼가 높은 외부 전압(VDD)과 낮은 온도로 인해 큰 피크 전류(Peak Current)가 흘러 기능 손실(Function Fail) 발생 및 데이터 출력 스피드의 지연 문제를 개선함으로써, 상기 외부 전압(VDD) 및 온도에 관계없이 일정 레벨의 전류가 흘러 칩의 기능 손실(Function Fail) 문제와 데이터 출력 스피드의 지연 문제를 해결할 수 있는 데이터 출력 버퍼에 관한 것이다.In the data output buffer, it is possible to remove power noise and function failure by flowing almost constant current regardless of external voltage and temperature, and improve the speed of transferring data in the chip to the outside. And a drive stage block for transmitting internal data to an external device, a drive stage block for outputting internal data to the outside, and outputs a sense amplifier and a data output enable signal. It is composed of a buffer unit for operating the stage and a bias unit for controlling the current level of the drive stage (drive stage), the conventional data output buffer has a large peak current (Peak) due to high external voltage (VDD) and low temperature Current flows through the external voltage VDD and ON by improving the function failure and delay of data output speed. The constant current level regardless of the flow directed to a data output buffer, which can solve the delay problem of the loss of functionality of the chip (Function Fail) issues a data output speed.
Description
본 발명은 데이터 출력 버퍼에 관한 것으로, 특히 내부 데이터를 외부로 전송하는 드라이브 스테이지(Drive Stage)에 외부 전압(VDD) 및 온도에 관계없이 거의 일정한 전류를 흐르게 하여 전력 잡음(Power Noise) 및 기능 손실(Function Fail)을 제거하며, 칩 내의 데이터를 외부로 전달하는 스피드를 개선한 데이터 출력 버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data output buffer, and in particular, a substantially constant current flows through a drive stage that transmits internal data to the outside regardless of external voltage (VDD) and temperature. It is a data output buffer that improves the speed of transferring the data in the chip to the outside by eliminating the function failure.
일반적으로, 데이터 출력 버퍼는 칩 내의 데이터를 외부의 큰 부하 캐패시터(Load Capaciter)(보통 100pF)에 고속으로 전달하는 버퍼이다. 이 데이터 출력 버퍼는 디램의 각종 스피드 규정을 만족시키는 Tri-State 버퍼이어야 한다.In general, a data output buffer is a buffer that transfers data in a chip to an external large load capacitor (typically 100pF) at high speed. This data output buffer must be a tri-state buffer that satisfies various speed specifications of the DRAM.
도 1은 종래 기술에 따른 데이터 출력 버퍼의 구성을 나타낸 블록구성도이다.1 is a block diagram showing the configuration of a data output buffer according to the prior art.
도 1을 참조하여 설명하면, 종래의 데이터 출력 버퍼는 내부 데이터를 외부에 전송하는 드라이브 스테이지(Drive Stage)(1)와, 센스 앰프(Sense Amp)(미도시)의 출력(DO)과 데이터 출력 인에이블 신호(OECE)에 의해 상기 드라이브 스테이지(Drive Stage)(1)를 동작시키는 버퍼부(2)로 구성되며, 특히 상기 버퍼부(2)에는 상기 드라이브 스테이지(Drive Stage)(1)의 풀-업 드라이브 트랜지스터(Pull-Up Drive TR)(P22) 및 풀-다운 드라이브 트랜지스터(Pull-Down Drive TR)(N32)가 동시에 동작하는 것을 막기 위한 레치부(Latch)(3)를 포함하게 된다.Referring to FIG. 1, the conventional data output buffer includes a drive stage 1 for transmitting internal data to the outside, an output DO and a data output of a sense amplifier (not shown). It consists of a buffer unit (2) for operating the drive stage (Drive Stage) 1 by the enable signal (OECE), in particular the buffer unit 2 is a pool of the drive stage (Drive Stage 1) A pull-up drive TR P22 and a pull-down drive TR N32 may include a latch 3 to prevent the simultaneous operation of the pull-up drive TR P22.
이와 같이 구성된 종래 기술에 따른 데이터 출력 버퍼의 동작은 도 2에 제시된 타이밍도를 참조하여 설명한다.The operation of the data output buffer according to the related art configured as described above will be described with reference to the timing diagram shown in FIG. 2.
데이터 출력을 위한 인에이블 신호(OECE)가 인에이블(Enable)되면서 센스 앰프(Sense Amp)(미도시)의 출력(DO)이 버퍼부(2)를 통해 드라이브 스테이지(DriveStage)(1)로 전달된다.As the enable signal OECE for data output is enabled, the output DO of the sense amplifier (not shown) is transmitted to the drive stage 1 through the buffer unit 2. do.
상기 센스 앰프의 출력(DO)이 하이(High)인 경우에는, DQI1이 로우(Low)가 되고 DQI2 또한 로우(Low)가 되어, 드라이브 스테이지(Drive Stage)(1)의 풀-업 드라이브 트랜지스터 pMOS(P22)가 동작됨에 따라 하이 데이터(High Data)가 외부로 전송되며, 상기 센스 앰프의 출력(DO)이 로우(Low)인 경우에는, DQI1이 하이(High)가 되고 DQI2 또한 하이(High)가 되어, 드라이브 스테이지(Drive Stage)(1)의 풀-다운 드라이브 트랜지스터 nMOS(N32)가 동작됨에 따라 로우 데이터(Low Data)가 외부로 전송된다.When the output DO of the sense amplifier is high, DQI1 goes low and DQI2 goes low, so that the pull-up drive transistor pMOS of the drive stage 1 is driven. As the P22 is operated, high data is transmitted to the outside, and when the output DO of the sense amplifier is low, DQI1 becomes high and DQI2 also becomes high. In this case, as the pull-down drive transistor nMOS N32 of the drive stage 1 is operated, low data is transmitted to the outside.
상기 하이 데이터(High Data) 또는 로우 데이터(Low Data)를 전송하는 도중에 전송 데이터 Dout의 큰 부하(∼100pF)로 인하여 IVDD및 IVSS의 피크 전류(Peak Current)(1300㎃ 이상)가 발생되고, 기 발생된 IVDD및 IVSS의 피크 전류(Peak Current)(1300㎃ 이상)로 인해 내부 전력 잡음(Power Noise)이 발생하여 선택하지 않은 어드레스가 선택되는 문제가 생기거나 센스 앰프(Sense Amp)의 오동작이 발생함으로써 잘못된 데이터가 출력될 수가 있다. 또한 상기 전력 잡음(Power Noise)의 발생과 센스 앰프(Sense Amp)의 오동작으로 인해 칩의 기능 손실(Function Fail) 또는 데이터를 읽어 들일 때 액세스 시간(Access Time)의 지연을 유발할 수 있다는 문제점이 있다.During the transmission of the high data or the low data, a peak load (~ 100 pF) of I VDD and I VSS is generated due to a large load (˜100 pF) of the transmission data Dout. In addition, the peak currents (1300㎃ or more) of the generated I VDD and I VSS may cause internal power noise, causing an unselected address to be selected or a sense amplifier. Incorrect operation may occur due to a malfunction of the. In addition, due to the occurrence of power noise and malfunction of the sense amplifier, there may be a problem that a function failure of a chip or a delay of an access time may be caused when reading data. .
본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로, 전압 및 온도에 관계없이 일정한 전류를 흐르게 하여 칩 내의 기능 손실(Function Fail)을 없앨 수 있을 뿐만 아니라, 액세스 시간을 개선할 수 있는 데이터 출력 버퍼를 제공하는데 그 목적이 있다.The present invention has been made to solve such a problem, and the data output buffer which can improve the access time as well as eliminate the function failure in the chip by flowing a constant current regardless of voltage and temperature. The purpose is to provide.
상기 목적을 달성하기 위한 본 발명에 따른 데이터 출력 버퍼의 특징은, 내부 데이터를 외부로 전송하기 위한 드라이브 스테이지부(Drive Stage Block)와, 센스 앰프(Sense Amp)의 출력과 데이터 출력 인에이블(Enable) 신호에 의해 상기 드라이브 스테이지(Drive Stage)를 동작시키기 위한 버퍼부와, 상기 드라이브 스테이지(Drive Stage)의 전류 레벨을 제어하기 위한 바이어스부로 구성되는 것을 특징으로 한다.A feature of the data output buffer according to the present invention for achieving the above object is a drive stage block for transmitting the internal data to the outside, the output of the sense amplifier (Sense Amp) and the data output enable (Enable) A buffer unit for operating the drive stage (Drive) by a signal, and a bias unit for controlling the current level of the drive stage (Drive Stage).
바람직하게는 상기 드라이브 스테이지부(Drive Stage Block)는 상기 바이어스부에 의해 제어를 받는 또다른 제1드라이브 스테이지와, 상기 버퍼부에 의해 직접적으로 제어를 받는 제2드라이브 스테이지로 구성되거나, 상기 바이어스부에 의해 제어를 받는 제1드라이브 스테이지와, 상기 바이어스부의 지연된 제어 신호에 의해 제어를 받는 제2드라이브 스테이지로 구성된다.Preferably, the drive stage block includes another first drive stage controlled by the bias unit and a second drive stage directly controlled by the buffer unit, or the bias unit And a second drive stage under control by the delayed control signal of the bias unit.
도 1은 종래 기술에 따른 데이터 출력 버퍼의 구성을 나타낸 블록구성도.1 is a block diagram showing the configuration of a data output buffer according to the prior art;
도 2는 종래 기술에 따른 데이터 출력 버퍼의 타이밍도.2 is a timing diagram of a data output buffer according to the prior art.
도 3은 본 발명에 따른 데이터 출력 버퍼의 구성을 나타낸 블록구성도.Figure 3 is a block diagram showing the configuration of a data output buffer according to the present invention.
도 4는 본 발명에 따른 데이터 출력 버퍼의 타이밍도.4 is a timing diagram of a data output buffer in accordance with the present invention.
도 5와 도 6은 본 발명에 따른 데이터 출력 버퍼의 다른 실시예에 대한 구성을 나타낸 블록구성도.5 and 6 are block diagrams showing the configuration of another embodiment of a data output buffer according to the present invention;
도 7은 본 발명에 따른 데이터 출력 버퍼에 PIFT 신호를 제공하는 바이어스 신호 발생부의 구성을 나타낸 도면.7 is a view showing a configuration of a bias signal generator for providing a PIFT signal to a data output buffer according to the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10 : 제1드라이브 스테이지 20 : 제2드라이브 스테이지10: first drive stage 20: second drive stage
30 : 버퍼부 40 : 바이어스부30: buffer part 40: bias part
50 : 전류 미러 브렌치(Current Mirror Branch)50: Current Mirror Branch
이하, 본 발명에 따른 데이터 출력 버퍼에 대한 바람직한 일 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a preferred embodiment of a data output buffer according to the present invention will be described with reference to the accompanying drawings.
도 3은 본 발명에 따른 데이터 출력 버퍼의 구성을 나타낸 도면이다.3 is a diagram illustrating a configuration of a data output buffer according to the present invention.
도 3을 참조하여 설명하면, 본 발명에 따른 데이터 출력 버퍼는 센스 앰프(Sense Amp)(미도시)의 출력(DO)과 데이터 출력 인에이블 신호(OECE)에 의해드라이브 스테이지(Drive Stage)(10,20)를 동작시키는 버퍼부(30)와, 도 7에 도시된 바이어스 신호 발생부(미도시)로부터 발생된 PIFT 신호를 받아 제1드라이브 스테이지(Drive Stage)(10)의 풀-업 드라이브 트랜지스터(Pull-Up Drive TR)(P17) 및 풀-다운 드라이브 트랜지스터(Pull-Down Drive TR)(N25)에 일정한 전류를 제공해 주는 바이어스부(40)와, 외부로 데이터 출력을 전송하는 제1드라이브 스테이지(Drive Stage)(10) 및 제2드라이브 스테이지(Drive Stage)(20)로 구성되며, 상기 바이어스부(40)는 상기 PIFT 신호를 받아 제1드라이브 스테이지(Drive Stage)(10)의 풀-업 드라이브 트랜지스터(Pull-Up Drive TR)(P17)에 일정한 전류를 제공해 주는 두 개의 pMOS(P15,P18)와, 상기 PIFT 신호를 받아 제1드라이브 스테이지(Drive Stage)(10)의 풀-다운 드라이브 트랜지스터(Pull-Down Drive TR)(N15)가 동작 가능한 전압 레벨(Vtn 이상의 값)을 결정하는 전류 미러 브렌치(Current Mirror Branch)로 구성된다.Referring to FIG. 3, the data output buffer according to the present invention is a drive stage 10 by an output DO of a sense amplifier (not shown) and a data output enable signal OECE. , A pull-up drive transistor of the first drive stage 10 receiving the PIFT signal generated from the buffer unit 30 for operating the 20 and the bias signal generator (not shown) shown in FIG. 7. A bias unit 40 for supplying a constant current to the pull-up drive TR (P17) and the pull-down drive transistor (N25), and a first drive stage for transmitting data output to the outside. (Drive Stage) 10 and the second drive stage (Drive Stage) 20, the bias unit 40 receives the PIFT signal pull-up of the first drive stage (Drive Stage 10) Two pMOS (P) that provide constant current to the pull-up drive TR (P17) 15 and P18 and the PI-D signal to determine a voltage level (value of Vtn or more) at which the pull-down drive transistor N15 of the first drive stage 10 may operate. It consists of a current mirror branch (Current Mirror Branch).
이와 같이 구성된 본 발명에 따른 데이터 출력 버퍼의 동작은 도 4에 제시된 타이밍도를 참조하여 설명한다.The operation of the data output buffer according to the present invention configured as described above will be described with reference to the timing diagram shown in FIG.
데이터 출력을 위한 인에이블 신호(OECE)가 인에이블(Enable)되어 있고, 센스 앰프(Sense Amp)(미도시)의 출력(DO)이 하이(High)인 경우에는, A노드가 로우(Low)에서 하이(High)로 되어, DOin1 신호를 하이(High)에서 로우(Low)로 변화시키며 또한 DOin2 신호를 하이(High)에서 PIFT 신호의 제어에 따른 전류 레벨로 변화시키게 된다.When the enable signal OECE for data output is enabled and the output DO of a sense amplifier (not shown) is high, the A node is low. At high, the DOin1 signal is changed from high to low, and the DOin2 signal is changed from the high to the current level according to the control of the PIFT signal.
상기 변화된 DOin1 신호에 의해 풀-업 드라이브 트랜지스터(P19)가인에이블(Enable)됨과 동시에 상기 PIFT 신호의 제어에 따른 전류 레벨로 변화된 DOin2 신호에 의해 풀-업 드라이브 트랜지스터(P17)가 인에이블(Enable)되어, 하이 데이터(High Data) Dout를 외부로 전송하게 된다.The pull-up drive transistor P19 is enabled by the changed DOin1 signal and the pull-up drive transistor P17 is enabled by the DOin2 signal changed to a current level according to the control of the PIFT signal. The high data Dout is transmitted to the outside.
여기서, 상기 PIFT 신호의 제어에 따른 전류 레벨로 변화된 DOin2 신호에 의해 인에이블되는 풀-업 드라이브 트랜지스터인 pMOS(P17)는 상기 변화된 DOin1 신호에 의해 인에이블되는 풀-업 드라이브 트랜지스터인 pMOS(P19) 보다 크게 구성되며, PIFT 신호는 바이어스 신호 발생부(미도시)의 출력신호이다.Here, pMOS (P17), which is a pull-up drive transistor enabled by the DOin2 signal changed to the current level according to the control of the PIFT signal, is a pMOS (P19), which is a pull-up drive transistor enabled by the changed DOin1 signal. It is configured to be larger, and the PIFT signal is an output signal of a bias signal generator (not shown).
상기 PIFT 신호는 풀-업 드라이브 트랜지스터인 pMOS(P17)의 전류 레벨을 외부 전압(VDD) 및 온도에 관계없이 포화 영역(Saturation)에서 거의 일정한 레벨로 유지시켜 주어, 제1드라이브 스테이지(Drive Stage)(10)가 외부 전압(VDD) 및 온도에 관계없이 거의 일정한 전류를 흘리면서 하이 데이터(High Data)를 외부로 전송할 수 있도록 하는 신호로써, 바이어스부(40)에 제공된 PIFT 신호는 외부 전압(VDD) 및 온도 변화에 대해 항상 일정 레벨의 전류를 유지할 수 있는 전압값으로 변하게 된다.The PIFT signal maintains a current level of the pMOS P17, which is a pull-up drive transistor, at a substantially constant level in the saturation region regardless of the external voltage VDD and temperature, thereby driving the first drive stage. 10 is a signal for transmitting high data to the outside while flowing a substantially constant current regardless of the external voltage VDD and temperature, and the PIFT signal provided to the bias unit 40 is an external voltage VDD. And a voltage value capable of maintaining a constant level of current at all times with respect to the temperature change.
그러므로, 상기 PIFT 신호가 인가된 풀-업 드라이브 트랜지스터 pMOS(P17)에는 바이어스부(40)의 pMOS(P18) 사이즈(Size)에 비례하여 일정한 레벨의 전류가 흐르게 된다.Therefore, a constant level current flows in the pull-up drive transistor pMOS P17 to which the PIFT signal is applied in proportion to the size of the pMOS P18 of the bias unit 40.
반면에, 상기 센스 앰프의 출력(DO)이 로우(Low)인 경우에는, A노드가 하이(High)로 됨에 따라 DOin1 및 DOin2가 모두 하이(High)로 되어, 드라이브 스테이지(Drive Stage)(10,20)의 풀-업 드라이브 트랜지스터(P17,P19)를 모두 디스에이블(Disable)시키게 된다.On the other hand, when the output DO of the sense amplifier is low, as the A node becomes high, both DOin1 and DOin2 become high, thereby driving the drive stage 10. 20, the pull-up drive transistors P17 and P19 are all disabled.
그러나, B노드는 하이(High)에서 로우(Low)로 변하게 되고, DOin3는 로우(Low)에서 하이(High)로 변하게 되며, 또한 DOin4는 pMOS(P16), nMOS(N24), nMOS(N23)으로 구성되는 전류 미러 브렌치(Current Mirror Branch)(50)에 의해 결정되는 전압 레벨(Vtn 이상의 값)로 된다. 상기 전류 미러 브렌치(Current Mirror Branch)(50)의 PIFT 신호를 인가 받아서 pMOS(P16)의 사이즈(Size)에 의해 결정되는 전압 레벨(Vtn 이상의 값)에 따른 일정 레벨의 전류가 제1드라이브 스테이지(10)에 흐르게 된다.However, node B will change from high to low, DOin3 will change from low to high, and DOin4 will also be pMOS (P16), nMOS (N24), nMOS (N23). It becomes the voltage level (value more than Vtn) determined by the current mirror branch 50 comprised. When a PIFT signal of the current mirror branch 50 is applied, a current of a predetermined level according to a voltage level (value greater than or equal to Vtn) determined by the size of the pMOS P16 is determined by the first drive stage ( 10).
이로 인해 드라이브 스테이지(Drive Stage)(10,20) 각각의 풀-다운 드라이브 트랜지스터(N28, N25)를 인에이블(Enable)시켜 로우 데이터(Low Data)를 외부로 전송하게 된다.As a result, the pull-down drive transistors N28 and N25 of each of the drive stages 10 and 20 are enabled to transmit low data to the outside.
이상에서 설명된 본 발명에 따른 데이터 출력 버퍼에서 제1드라이브 스테이지(10)가 상기 바이어스부(40)에 의해 제어를 받게 되며, 제2드라이브 스테이지(20)가 상기 버퍼부(30)에 의해 직접적으로 제어를 받도록 구성된다.In the data output buffer according to the present invention described above, the first drive stage 10 is controlled by the bias unit 40, and the second drive stage 20 is directly controlled by the buffer unit 30. It is configured to be controlled by.
도 5와 도 7은 본 발명에 따른 데이터 출력 버퍼의 다른 실시예에 대한 구성을 나타낸 블록구성도로써, 도 5의 데이터 출력 버퍼는 도 3의 본 발명에 따른 데이터 출력 버퍼와 달리 외부로 데이터를 전송하는 드라이브 스테이지(Drive Stage)(60)를 하나만 사용하며, 상기 드라이브 스테이지(Drive Stage)(60)는 바이어스부(80)에 의해 제어를 받게 된다. 도 5의 데이터 출력 버퍼는 나머지 버퍼부(70)와 바이어스부(80)가 있으며, 이에 따른 동작 및 기능은 도 3에서 설명된 내용과 동일하다.5 and 7 are block diagrams illustrating a configuration of another embodiment of a data output buffer according to the present invention. The data output buffer of FIG. 5 is different from the data output buffer according to the present invention. Only one drive stage 60 to transmit is used, and the drive stage 60 is controlled by the bias unit 80. The data output buffer of FIG. 5 includes the remaining buffer unit 70 and the bias unit 80, and the operation and function thereof are the same as those described with reference to FIG. 3.
또한, 도 7의 데이터 출력 버퍼는 도 3의 본 발명에 따른 데이터 출력 버퍼와 달리 외부로 데이터를 전송하는 드라이브 스테이지(Drive Stage)(100,200)가 바이어스부(400)에 의해 모두 제어를 받게 된다. 도 7의 데이터 출력 버퍼는 상기 바이어스부(400)에 의해 직접 제어를 받는 제2드라이브 스테이지(200)와, 상기 바이어스부(400)의 지연된 제어 신호에 의해 제어를 받는 제1드라이브 스테이지(100)로 구성된다.In addition, unlike the data output buffer of FIG. 3, in the data output buffer of FIG. 7, all of the drive stages 100 and 200 that transmit data to the outside are controlled by the bias unit 400. The data output buffer of FIG. 7 includes a second drive stage 200 directly controlled by the bias unit 400 and a first drive stage 100 controlled by the delayed control signal of the bias unit 400. It consists of.
본 발명에 따른 데이터 출력 버퍼는 종래의 데이터 출력 버퍼가 높은 외부 전압(VDD)와 낮은 온도로 인해 큰 피크 전류(Peak Current)가 흘러 기능 손실(Function Fail) 발생 및 데이터 출력 스피드의 지연 문제를 개선하여, 상기 외부 전압(VDD) 및 온도에 관계없이 일정 레벨의 전류가 흘러 칩의 기능 손실(Function Fail) 문제와 데이터 출력 스피드의 지연 문제를 해결할 수 있다는 효과가 있다.In the data output buffer according to the present invention, a large peak current flows due to a high external voltage (VDD) and a low temperature, thereby improving a function failure and a delay in data output speed. As a result, a constant level of current flows regardless of the external voltage VDD and temperature, thereby solving the problem of chip failure and delay of data output speed.
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