KR20030000661A - Method of manufacturing semiconductor device - Google Patents
Method of manufacturing semiconductor device Download PDFInfo
- Publication number
- KR20030000661A KR20030000661A KR1020010036724A KR20010036724A KR20030000661A KR 20030000661 A KR20030000661 A KR 20030000661A KR 1020010036724 A KR1020010036724 A KR 1020010036724A KR 20010036724 A KR20010036724 A KR 20010036724A KR 20030000661 A KR20030000661 A KR 20030000661A
- Authority
- KR
- South Korea
- Prior art keywords
- ddd
- region
- polycrystalline silicon
- ion implantation
- layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000004519 manufacturing process Methods 0.000 title description 9
- 238000000034 method Methods 0.000 claims abstract description 53
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 29
- 238000005468 ion implantation Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 19
- 238000002955 isolation Methods 0.000 claims abstract description 19
- 239000011159 matrix material Substances 0.000 claims abstract description 5
- 238000009413 insulation Methods 0.000 abstract 1
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3215—Doping the layers
- H01L21/32155—Doping polycristalline - or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 저 전력용 스플리트 게이트 플래시 EEPROM 셀의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a split gate flash EEPROM cell for low power.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입/출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품은 ROM, PROM(programmable ROM), EPROM(erasable PROM) 및 EEPROM(electrically EPROM)으로 분류할 수 있는데, 이 중에서 전기적 방법으로 데이터를 프로그램 및 소거(erase)할 수 있는 EEPROM에 대한 수요가 증가하고 있는 추세이다. 상기한 EEPROM이나 일괄 소거 기능을 갖는 플래쉬 EEPROM은 플로팅 게이트전극과 콘트롤 게이트전극이 적층된 스택형 게이트 구조를 갖는다.Semiconductor memory devices, such as dynamic random access memory (DRAM) and static random access memory (SRAM), are volatile and fast data input / output that loses data over time, and data is input once. If you do this, you can maintain the status, but it can be divided into ROM (read only memory) products with slow data input and output. These ROM products can be categorized into ROM, programmable ROM (PROM), erasable PROM (EPROM), and electrically EPROM (EEPROM), among which there is a need for an EEPROM that can program and erase data in an electrical manner. The trend is increasing. The EEPROM or the flash EEPROM having a batch erase function has a stacked gate structure in which a floating gate electrode and a control gate electrode are stacked.
상기 스택형 게이트 구조의 메모리 셀은 F-N 터널링(Fowler-Nordheim tunneling)에 의해 데이터를 프로그램 및 소거하며, 반도체 기판의 상부에 터널 산화막, 플로팅 게이트전극, 유전체막 및 콘트롤 게이트전극이 적층된 구조로 형성된다.The memory cell of the stacked gate structure is programmed and erased by FN tunneling (Fowler-Nordheim tunneling), and has a structure in which a tunnel oxide layer, a floating gate electrode, a dielectric layer, and a control gate electrode are stacked on the semiconductor substrate. do.
이를, 도 1a 내지 도 1c와 도 2a 내지 도 2e를 통해 설명하면 다음과 같다.This will be described with reference to FIGS. 1A to 1C and FIGS. 2A to 2E.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 레이아웃도이고, 도 2a 내지 도 2c는 종래 기술에 따른 반도체 소자의 단면도이다.1A to 1C are layout views of a semiconductor device according to the prior art, and FIGS. 2A to 2C are cross-sectional views of the semiconductor device according to the prior art.
도 1a를 참조하면, 소정의 웰이 형성된 반도체 기판이 마련되고, 상기 반도체 기판에는 활성영역(11)과 소자분리영역을 분리하기 위한 아이솔레이션 공정(Isolation)에 의해 소자분리막(12)이 형성된다. 상기 소자분리막(12)은 고립되어 매트릭스 구조로 형성된다.Referring to FIG. 1A, a semiconductor substrate on which a predetermined well is formed is provided, and an isolation layer 12 is formed on the semiconductor substrate by an isolation process for separating the active region 11 and the isolation region. The device isolation layer 12 is isolated to form a matrix structure.
도 1b 및 도 2a를 참조하면, 도 1b는 제 1 다결정 실리콘층의 식각공정 후의 반도체 소자의 레이아웃도이고, 도 2a는 도 1b의 A-A선을 따라 도시한 반도체 소자의 단면도이다. 반도체 기판(10)의 상부에는 터널산화막(13) 및 제 1 다결정 실리콘층(14)이 순차적으로 형성된 후, 플로팅게이트 마스크를 이용한 식각공정에 의해 소자분리막(12)과 중첩되는 제 1 다결정 실리콘층(14)이 식각되어 상기 소자분리막(12)의 소정 부위가 오픈된다. 도시된 'a'는 소자분리막(12)과 제 1 다결정실리콘층(14)이 중첩되는 부위를 가리킨다.1B and 2A, FIG. 1B is a layout diagram of a semiconductor device after an etching process of a first polycrystalline silicon layer, and FIG. 2A is a cross-sectional view of the semiconductor device taken along line A-A of FIG. 1B. After the tunnel oxide film 13 and the first polycrystalline silicon layer 14 are sequentially formed on the semiconductor substrate 10, the first polycrystalline silicon layer overlapping the device isolation layer 12 by an etching process using a floating gate mask. 14 is etched to open a predetermined portion of the device isolation layer 12. 'A' illustrated indicates a portion where the device isolation layer 12 and the first polysilicon layer 14 overlap each other.
도 2b를 참조하면, 전체 구조 상부에는 산화막-질화막-산화막으로 형성된 ONO 구조의 유전체막(15), 제 2 다결정 실리콘(16) 및 절연막/반사방지막(17)이 순차적으로 형성된 후, 콘트롤게이트 마스크를 이용한 자기정렬 식각(self align etch)공정에 의해 터널 산화막(13)까지 일방향으로 순차적으로 식각되어 콘트롤 게이트전극(16a) 및 플로팅 게이트전극(14a)이 형성된다.Referring to FIG. 2B, after the dielectric film 15 having the ONO structure, the second polycrystalline silicon 16 and the insulating film / antireflection film 17 formed of an oxide film-nitride film-oxide film are sequentially formed on the entire structure, the control gate mask The control gate electrode 16a and the floating gate electrode 14a are sequentially etched in one direction to the tunnel oxide layer 13 by a self align etch process using the etch process.
도 2c를 참조하면, DDD(Duble doped drain) 이온 주입마스크를 이용한 DDD이온 주입공정을 행하여 반도체 기판(10)에는 DDD영역(18)이 형성된다.Referring to FIG. 2C, a DDD ion implantation process using a double doped drain (DDD) ion implantation mask is performed to form a DDD region 18 in the semiconductor substrate 10.
도 1c 및 도 2d를 참조하면, 도 1c는 소오스/드레인영역을 형성한 후의 반도체 소자의 레이아웃도이고, 도 2d는 도 1c의 A-A선을 따라 도시한 반도체 소자의 단면도이다. 소오스/드레인 이온 주입마스크(100)를 이용한 소오스/드레인 이온 주입공정을 행하여 반도체 기판(10)에 소오스 및 드레인영역(19, 18a)이 형성된다. 상기 드레인영역(18a)은 DDD영역(18)과 함께 DDD 구조를 형성한다.Referring to FIGS. 1C and 2D, FIG. 1C is a layout diagram of a semiconductor device after forming a source / drain region, and FIG. 2D is a cross-sectional view of the semiconductor device taken along line A-A of FIG. 1C. The source / drain ion implantation process using the source / drain ion implantation mask 100 is performed to form source and drain regions 19 and 18a in the semiconductor substrate 10. The drain region 18a forms a DDD structure together with the DDD region 18.
그러나, 소오스 및 DDD 구조의 드레인영역을 형성하기 위한 소정의 이온 주입공정에 있어서, DDD 구조의 드레인영역을 형성하기 위해 소오스/드레인 이온 주입공정에 선행하여 DDD 이온 주입공정이 행해진다. 이로 인해, 소오스 및 DDD 구조의 드레인영역을 형성하기 위해서는 서로 다른 공정을 진행하거나, 이온 주입마스크의 형태가 서로 다른 마스크를 이용한 이온 주입공정이 행해져야만 한다. 이에 따라, 반도체 소자를 형성하기 위한 전체 공정 스텝이 늘어나게 된다.However, in a predetermined ion implantation process for forming the drain region of the source and DDD structures, the DDD ion implantation process is performed prior to the source / drain ion implantation process to form the drain region of the DDD structure. Therefore, in order to form the drain region of the source and DDD structures, different processes may be performed or an ion implantation process using a mask having a different form of an ion implantation mask should be performed. This increases the overall process steps for forming the semiconductor device.
또한, 반도체 소자의 셀 공정은 플로팅 게이트전극을 형성하고, 그 상부에 유전체막으로 ONO 구조를 형성한 후에 콘트롤 게이트전극을 형성하는 방식을 적용하고 있는데, 이 경우, 게이트 라인의 단면을 보면 플로팅 게이트전극과 콘트롤 게이트전극의 크기가 동일하게 형성되는 것을 알 수 있다. 이로 인해, 셀의 콘트롤 게이트전극에 인가되는 전압이 플로팅 게이트전극으로 전해지는 비율을 나타내는 커플링 비율(Coupling ratio)을 제한된 유효면적에서 증가시키기 어렵다. 따라서, 상기의 커플링 비율을 증가시키기 위해 반도체 소자의 셀 제조공정을 변경할 경우, 제조공정이 복잡해지고 어려워지는 단점이 있다.In the cell process of the semiconductor device, a floating gate electrode is formed, and an ONO structure is formed on the dielectric layer, and then a control gate electrode is formed. It can be seen that the electrode and the control gate electrode have the same size. As a result, it is difficult to increase the coupling ratio, which represents the rate at which the voltage applied to the control gate electrode of the cell is transferred to the floating gate electrode, at a limited effective area. Therefore, when the cell manufacturing process of the semiconductor device is changed to increase the coupling ratio, the manufacturing process becomes complicated and difficult.
따라서, 본 발명은 상기 문제를 해결하기 위해 안출된 것으로, 플로팅 게이트전극으로 사용되는 제 1 다결정 실리콘막 식각 공정시, 후속 공정에 의해 드레인영역이 형성될 부분이 노출되도록 플로팅 마스크를 이용한 식각공정을 행하여 제 1 다결정 실리콘막을 식각한 후, 상기 플로팅 마스크를 그대로 이용하여 DDD 이온 주입공정을 실시하여 반도체 기판 상에 DDD 영역을 형성함으로써 반도체 소자 셀의 제조 단계를 감소시킬 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and during the first polycrystalline silicon film etching process used as the floating gate electrode, an etching process using a floating mask is exposed to expose a portion where a drain region is to be formed by a subsequent process. And etching the first polycrystalline silicon film, and then performing a DDD ion implantation process using the floating mask as it is to form a DDD region on the semiconductor substrate, thereby reducing the manufacturing step of the semiconductor device cell. The purpose is to provide.
또한, 본 발명은 플로팅 게이트전극의 일측면에 콘트롤 게이트전극이 중첩되게 형성함으로써, 커플링 비율을 증가시킬 수 있는 반도체 소자의 제조 방법을 제공함에 또 다른 목적이 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device capable of increasing a coupling ratio by forming a control gate electrode overlapping one side of a floating gate electrode.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 레이아웃도.1A to 1C are layout views of a semiconductor device according to the prior art.
도 2a 내지 도 2e는 종래 기술에 따른 반도체 소자의 단면도.2A to 2E are cross-sectional views of a semiconductor device according to the prior art.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 레이아웃도.3A to 3C are layout views of a semiconductor device according to the present invention.
도 4a 내지 도 4e는 본 발명에 따른 반도체 소자의 단면도.4A-4E are cross-sectional views of semiconductor devices in accordance with the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10, 20 : 반도체 기판 11, 21 : 활성영역10, 20: semiconductor substrate 11, 21: active region
12, 22 : 소자분리막 13, 23 : 터널산화막12, 22: device isolation layer 13, 23: tunnel oxide film
14, 24 : 제 1 다결정 실리콘층 15, 25 : 유전체막14, 24: first polycrystalline silicon layer 15, 25: dielectric film
16, 26 : 제 2 다결정 실리콘층 17, 27 : 절연막/반사방지막16, 26 second polycrystalline silicon layer 17, 27 insulating film / antireflection film
18, 28 : DDD영역 18a, 28a : 드레인영역18, 28: DDD region 18a, 28a: drain region
19, 29 : 소오스영역19, 29: source area
100, 200, 300, 400, 500 : 마스크100, 200, 300, 400, 500: mask
상술한 목적을 달성하기 위해 본 발명은 반도체 기판에 매트릭스 구조의 소자분리막을 형성하는 단계; 상기 반도체 기판 상에 터널 산화막 및 제 1 다결정 실리콘층을 형성하는 단계; 상기 소자분리막 및 DDD영역이 형성될 부분이 노출되도록 상기 제 1 다결정 실리콘층의 일부분을 식각하는 단계; 제 1 이온 주입공정을 행하여 DDD영역을 형성하는 단계; 전체 구조 상부에 유전체막, 제 2 다결정 실리콘층 및 절연막을 형성한 후, 자기정렬 식각공정을 행하여 플로팅 게이트전극 및 콘트롤 게이트전극을 형성하는 단계; 및 제 2 이온 주입공정을 행하여 상기 DDD 구조의 드레인영역 및 소오스영역을 형성하는 단계를 포함하여 이루어진다.In order to achieve the above object, the present invention comprises the steps of forming a device isolation film of a matrix structure on a semiconductor substrate; Forming a tunnel oxide film and a first polycrystalline silicon layer on the semiconductor substrate; Etching a portion of the first polycrystalline silicon layer to expose portions of the device isolation layer and the DDD region; Performing a first ion implantation process to form a DDD region; Forming a dielectric film, a second polycrystalline silicon layer and an insulating film over the entire structure, and then performing a self-aligned etching process to form a floating gate electrode and a control gate electrode; And forming a drain region and a source region of the DDD structure by performing a second ion implantation process.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 소자의 평면도이고, 도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다. 여기서, 소오스영역 및 드레인영역 형성 이후의 공정은 종래 기술과 동일하므로 생략하기로 한다.3A to 3C are plan views of a semiconductor device according to an embodiment of the present invention, and FIGS. 4A to 4D are cross-sectional views of a semiconductor device according to an embodiment of the present invention. Here, the process after forming the source region and the drain region is the same as in the prior art and will be omitted.
도 3a를 참조하면, 소정의 웰이 형성된 반도체 기판이 마련되고, 상기 반도체 기판에는 활성영역(21)과 소자분리영역을 분리하기 위한 아이솔레이션 공정(Isolation)에 의해 소자분리막(22)이 형성된다. 상기 소자분리막(22)은 고립되어 매트릭스 구조로 형성된다.Referring to FIG. 3A, a semiconductor substrate on which a predetermined well is formed is provided, and an isolation layer 22 is formed on the semiconductor substrate by an isolation process for separating the active region 21 and the isolation region. The device isolation layer 22 is isolated to form a matrix structure.
도 3b 및 도 4a를 참조하면, 도 3b는 제 1 다결정 실리콘의 식각공정 후의 반도체 소자의 레이아웃도이고, 도 4a는 도 3b의 A-A선을 따라 도시한 반도체 소자의 단면도이다. 반도체 기판(20)의 상부에는 터널산화막(23) 및 제 1 다결정 실리콘층(24)이 순차적으로 형성된 후, 플로팅게이트 마스크(200)를 이용한 식각공정에 의해 소자분리막(22)의 일부분과 후속 공정에 의해 형성될 DDD영역이 오픈되도록 제 1 다결정 실리콘층(24)이 식각된다.3B and 4A, FIG. 3B is a layout diagram of a semiconductor device after an etching process of first polycrystalline silicon, and FIG. 4A is a cross-sectional view of the semiconductor device taken along line A-A of FIG. 3B. After the tunnel oxide film 23 and the first polycrystalline silicon layer 24 are sequentially formed on the semiconductor substrate 20, a portion of the device isolation film 22 and a subsequent process are etched by an etching process using the floating gate mask 200. The first polycrystalline silicon layer 24 is etched to open the DDD region to be formed by.
도 4b를 참조하면, 상기 셀 지역의 제 1 다결정 실리콘층(24)이 식각되어 노출되는 반도체 기판(20)에는 상기 플로팅게이트 마스크(200)를 그대로 이용한 DDD이온 주입공정에 의해 DDD영역(28)이 형성된다.Referring to FIG. 4B, the DDD region 28 is formed on the semiconductor substrate 20 where the first polycrystalline silicon layer 24 in the cell region is etched and exposed by a DDD ion implantation process using the floating gate mask 200 as it is. Is formed.
도 4c를 참조하면, 플로팅게이트 마스크(200)을 제거한 후, 전체 구조 상부에는 산화막-질화막-산화막으로 형성된 ONO 구조의 유전체막(26), 제 2 다결정 실리콘층(27) 및 절연막/반사방지막(28)이 순차적으로 형성된 후, 콘트롤게이트 마스크(300)를 이용한 자기정렬 식각(self align etch)공정에 의해 터널산화막(23)까지 일방향으로 순차적으로 식각되어 콘트롤 게이트전극(27a) 및 플로팅 게이트전극(24a)가 형성된다. 상기 절연막/반사방지막(28)에서 절연막은 TEOS로 형성되고, 반사방지막은 질화물로 형성된다. 상기 자기정렬 식각공정은 DDD영역(25)이 오픈되도록 실시되면서, 콘트롤 게이트전극(27a)과 DDD영역(25)의 커플링 레티오를 증가시키기 위해 DDD영역(25) 쪽의 유전체막(25)의 측부가 플로팅 게이트전극(24a)을 덮도록 실시된다. 즉, 자기정렬 식각공정에 의해 DDD영역(25) 쪽의 유전체막(26)의 일측부는 상기 DDD영역(25)과 중첩되며, 타측부는 플로팅 게이트전극(24a)의 측단부와 수직으로 식각되며 콘트롤 게이트전극(27a)의 일측부는 DDD영역(25)과 중첩된다.Referring to FIG. 4C, after removing the floating gate mask 200, an ONO structure dielectric film 26, a second polycrystalline silicon layer 27, and an insulating film / antireflection film formed on the entire structure are formed of an oxide film-nitride film-oxide film. 28 is sequentially formed, and then sequentially etched in one direction to the tunnel oxide layer 23 by a self align etching process using the control gate mask 300 to control the gate electrode 27a and the floating gate electrode ( 24a) is formed. In the insulating film / antireflection film 28, the insulating film is formed of TEOS, and the antireflection film is formed of nitride. The self-aligned etching process is performed such that the DDD region 25 is opened, so that the dielectric film 25 of the DDD region 25 side is increased to increase the coupling ratio of the control gate electrode 27a and the DDD region 25. The side portion is implemented to cover the floating gate electrode 24a. That is, one side of the dielectric film 26 toward the DDD region 25 overlaps the DDD region 25 by a self-aligned etching process, and the other side is etched perpendicularly to the side end of the floating gate electrode 24a. One side of the control gate electrode 27a overlaps the DDD region 25.
도 3c 및 도 4d를 참조하면, 도 3c는 소오스 및 드레인영역을 형성한 후의 반도체 소자의 레이아웃도이고, 도 4d는 도 3c의 A-A선을 따라 도시한 반도체 소자의 단면도이다. 소오스/드레인 이온 주입마스크(400)를 이용한 소오스/드레인 이온 주입공정을 행하여 반도체 기판(20)에 소오스 및 드레인영역(29, 25a)이 형성된다. 상기 드레인영역(25a)은 DDD영역(25)과 함께 DDD 구조를 형성한다.3C and 4D, FIG. 3C is a layout diagram of a semiconductor device after forming source and drain regions, and FIG. 4D is a cross-sectional view of the semiconductor device taken along line A-A of FIG. 3C. The source / drain ion implantation process using the source / drain ion implantation mask 400 is performed to form source and drain regions 29 and 25a in the semiconductor substrate 20. The drain region 25a forms a DDD structure together with the DDD region 25.
특히, 본 발명은 플로팅 마스크를 종래의 플로팅 마스크의 형태와 다르게 형성하여 플로팅 마스크를 이용한 식각공정시, 후속 공정에서 형성될 드레인영역을 미리 오픈 시킨 후, 상기 플로팅 마스크를 그대로 이용한 DDD 이온 주입공정을 행하여 오픈되는 드레인영역에 DDD영역을 미리 형성하여 반도체 소자의 제조 단계를 감소하는데 특징이 있습니다.Particularly, in the present invention, the floating mask is formed differently from the conventional floating mask to open the drain region to be formed in a subsequent process in the etching process using the floating mask, and then the DDD ion implantation process using the floating mask is used. The DDD region is formed in advance in the drain region to be opened to reduce the manufacturing steps of the semiconductor device.
본 발명은 플로팅 게이트전극으로 사용되는 제 1 다결정 실리콘의 식각 공정시, 후속 공정에 의해 드레인영역이 형성될 영역이 노출되도록 플로팅 마스크를 이용한 식각공정을 행하여 제 1 다결정 실리콘을 식각한 후, 상기 플로팅 마스크를 그대로 이용하여 DDD 이온 주입공정을 실시하여 반도체 기판 상에 DDD 영역을 형성함으로써 반도체 소자의 제조 단계를 감소시킬 수 있다.In the present invention, during the etching process of the first polycrystalline silicon used as the floating gate electrode, the first polycrystalline silicon is etched by performing an etching process using a floating mask to expose a region where a drain region is to be formed by a subsequent process, and then floating the first polycrystalline silicon. By using the mask as it is to perform a DDD ion implantation process to form a DDD region on the semiconductor substrate can reduce the manufacturing step of the semiconductor device.
또한, 본 발명은 플로팅 게이트전극의 일측면에 콘트롤 게이트전극이 중첩되게 형성함으로써, 플로팅 게이트전극와 드레인영역 간의 커플링 레티오를 증가시킬 수 있다.In addition, the present invention can increase the coupling ratio between the floating gate electrode and the drain region by forming a control gate electrode overlapping one side of the floating gate electrode.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010036724A KR20030000661A (en) | 2001-06-26 | 2001-06-26 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010036724A KR20030000661A (en) | 2001-06-26 | 2001-06-26 | Method of manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030000661A true KR20030000661A (en) | 2003-01-06 |
Family
ID=27711263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010036724A KR20030000661A (en) | 2001-06-26 | 2001-06-26 | Method of manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030000661A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100720118B1 (en) * | 2005-09-07 | 2007-05-18 | 박종옥 | Head wear for blocking out ultraviolet rays |
| US7898798B2 (en) * | 2007-11-29 | 2011-03-01 | Sony Corporation | Heat dissipating structure for electronic component and display device |
-
2001
- 2001-06-26 KR KR1020010036724A patent/KR20030000661A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100720118B1 (en) * | 2005-09-07 | 2007-05-18 | 박종옥 | Head wear for blocking out ultraviolet rays |
| US7898798B2 (en) * | 2007-11-29 | 2011-03-01 | Sony Corporation | Heat dissipating structure for electronic component and display device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3090673B2 (en) | Method of manufacturing flash type high density EEPROM semiconductor memory | |
| US5872036A (en) | Method of manufacturing a split-gate flash memory cell | |
| KR100317488B1 (en) | Method of manufacturing a flash memory device | |
| KR0142601B1 (en) | Manufacturing method of flash Y pyrom cell | |
| KR20050035876A (en) | Method of fabricating a self-aligned non-volatile memory cell | |
| JP2002026156A (en) | Semiconductor device and its manufacturing method | |
| KR20030000661A (en) | Method of manufacturing semiconductor device | |
| KR20030002722A (en) | Method of manufacturing semiconductor device | |
| US6194271B1 (en) | Method for fabricating flash memory | |
| KR100464443B1 (en) | Cell structure of EPROM device and fabrication thereof | |
| KR100187679B1 (en) | Method of making flash memory cell | |
| KR100444612B1 (en) | Semiconductor memory fabrication method for improving productivity and electric characteristic | |
| KR20020045434A (en) | Method for fabricating split gate type flash memory device | |
| KR100356469B1 (en) | Method of manufacturing a flash memory device | |
| KR100335777B1 (en) | Method for manufacturing flash eeprom cell | |
| KR20010063021A (en) | non-volatile semiconductor memory device and manufacturing method thereof | |
| KR0168158B1 (en) | Method of making non-volatile memory cell | |
| KR20030001912A (en) | Method for manufacturing a flash memory cell | |
| KR100423576B1 (en) | Fabricating method of flash memory device for reducing undercut and noise | |
| KR100250726B1 (en) | Split gate flash cell array and process for fabricating the same | |
| KR100309813B1 (en) | A method of manufacturing a split gate type flash memory cell | |
| KR100593154B1 (en) | Cell of nonvolatile memory device and method for manufacturing the same | |
| JP2024061590A (en) | Flash memory and its manufacturing method | |
| KR100242382B1 (en) | Semiconductor memory device and fabrication method thereof | |
| KR100383764B1 (en) | Method for manufacturing flash memory cell |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |