KR20030000004U - 와이어드 낸드 게이트 회로 - Google Patents

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Abstract

본 고안은 와이어드 논리 게이트 회로에 관한 것으로, 적은 수의 트랜지스터만으로도 정상적인 와이어드 논리 게이트 회로를 구현할 수 있도록 하는데 그 목적이 있다.
이와 같은 목적의 본 고안에 따른 와이어드 노어 게이트 회로는 제 1 논리 회로부와 제 2 논리 회로부를 포함하여 이루어진다. 제 1 논리 회로부는 제 1 내지 제 3 스위칭 소자가 전원전압과 접지 사이에 직렬 연결되고, 제 2 스위칭 소자가 제 1 입력신호에 의해 스위칭되며, 제 1 스위칭 소자 및 제 3 스위칭 소자가 제 2 입력신호에 의해 스위칭되고, 제 2 스위칭 소자와 제 3 스위칭 소자가 상호 연결되어 출력단을 형성하도록 이루어진다. 제 2 논리 회로부는 제 4 내지 제 6 스위칭 소자가 전원전압과 접지 사이에 직렬 연결되고, 제 4 스위칭 소자 및 제 6 스위칭 소자가 제 1 입력신호에 의해 스위칭되며, 제 5 스위칭 소자가 제 2 입력신호에 의해 스위칭되고, 제 5 스위칭 소자와 제 6 스위칭 소자가 상호 연결되어 출력단에 연결되도록 이루어진다.
이와 같은 본 고안에 따른 와이어드 노어 게이트 회로를 구현하는데 필요한 트랜지스터의 수를 살펴보면 각 회로의 경우 6개씩의 트랜지스터가 요구되어, 기존의 8개에 비하여 트랜지스터의 수가 감소하는 것을 알 수 있다.

Description

와이어드 낸드 게이트 회로{Wired NAND Gate Circuit}
본 고안은 와이어드 논리 게이트 회로에 관한 것으로, 특히 와이어드 노어 게이트 회로와 와이어드 낸드 게이트 회로의 구현에 관한 것이다.
와이어드 논리 게이트 회로는 임의의 두 출력을 외부에서 결합(wire)함으로써 앤드(AND) 또는 오이(OR)의 기능을 갖도록 하는 회로이다. 그러나 모든 논리 회로에 대해서 이와 같은 와이어드 결합이 가능한 것은 아니며, 일부 회로에 국한된다.
예를 들어 DTL 앤드 게이트 회로는 몇 개의 출력단자를 접속하고 이것에 공통의 부하 저항을 접속하는 것만으로 오어 게이트 회로가 만들어진다. 이것이 DTL 낸드 게이트 회로로 만들어진 와이어드 오어 게이트 회로이다.
이와 같은 결합은 대부분의 게이트 회로로 만들 수 있지만 부하 저항을 많이 포함하고 있는 IC로 된 경우가 많은 TTL에서는 구현하기 어렵다. 뿐만 아니라 시모스 논리회로에서도 이와 같은 와이어드 논리 게이트 회로를 구현하는 것이 곤란한 경우가 많다.
도 1은 종래의 시모스 논리회로를 나타낸 것으로, (a)는 시모스 인버터, (b)는 시모스 노어 게이트 회로, (c)는 시모스 낸드 게이트 회로이다. 각각의 시모스 논리 회로는 전원전압(VCC)쪽에 연결된 풀 업 회로와 접지(VSS)쪽에 연결된 풀 다운 회로를 갖는다. 따라서 이와 같은 시모스 논리회로를 이용하여 와이어드 논리 게이트 회로를 구현하고자 하는 경우 다음과 같은 문제가 발생하다.
만약 도 1(b)에 나타낸 것과 동일한 2 개의 시모스 노어 게이트 회로를 와이어드 결합하였을 때, 첫 번째 시모스 노어 게이트 회로의 출력의 논리값이 1이고, 두 번째 시모스 노어 게이트 회로의 출력의 논리값이 0인 경우에는 첫 번째 시모스 노어 게이트 회로의 풀 업 회로와 두 번째 시모스 노어 게이트 회로의 풀 다운 회로가 전원전압(VCC)과 접지(VSS) 사이에 전류 경로를 형성하여 출력은 무조건 0이된다.
뿐만 아니라, 도 1에 나타낸 것과 같은 시모스 논리 게이트 회로를 이용하여 와이어드 논리 게이트 회로를 구현하는 경우에는 많은 수의 트랜지스터가 요구되어회로의 면적이 커지는 문제가 있다.
따라서, 본 고안은 적은 수의 트랜지스터만으로도 정상적인 와이어드 논리 게이트 회로를 구현할 수 있도록 하는데 그 목적이 있다.
이와 같은 목적의 본 고안에 따른 와이어드 노어 게이트 회로는 제 1 논리 회로부와 제 2 논리 회로부를 포함하여 이루어진다.
제 1 논리 회로부는 제 1 내지 제 3 스위칭 소자가 전원전압과 접지 사이에 직렬 연결되고, 제 2 스위칭 소자가 제 1 입력신호에 의해 스위칭되며, 제 1 스위칭 소자 및 제 3 스위칭 소자가 제 2 입력신호에 의해 스위칭되고, 제 2 스위칭 소자와 제 3 스위칭 소자가 상호 연결되어 출력단을 형성하도록 이루어진다.
제 2 논리 회로부는 제 4 내지 제 6 스위칭 소자가 전원전압과 접지 사이에 직렬 연결되고, 제 4 스위칭 소자 및 제 6 스위칭 소자가 제 1 입력신호에 의해 스위칭되며, 제 5 스위칭 소자가 제 2 입력신호에 의해 스위칭되고, 제 5 스위칭 소자와 제 6 스위칭 소자가 상호 연결되어 출력단에 연결되도록 이루어진다.
또한 본 고안에 따른 와이어드 낸드 게이트 회로 역시 제 1 논리 회로부와 제 2 논리 회로부를 포함하여 이루어진다.
제 1 논리 회로부는 제 1 내지 제 3 스위칭 소자가 전원전압과 접지 사이에 직렬 연결되고, 제 2 스위칭 소자가 제 1 입력신호에 의해 스위칭되며, 제 1 스위칭 소자 및 제 3 스위칭 소자가 제 2 입력신호에 의해 스위칭되고, 제 1 스위칭 소자와 제 2 스위칭 소자가 상호 연결되어 출력단을 형성하도록 이루어진다.
제 2 논리 회로부는 제 4 내지 제 6 스위칭 소자가 전원전압과 접지 사이에 직렬 연결되고, 제 4 스위칭 소자 및 제 6 스위칭 소자가 제 1 입력신호에 의해 스위칭되며, 제 5 스위칭 소자가 제 2 입력신호에 의해 스위칭되고, 제 4 스위칭 소자와 제 5 스위칭 소자가 상호 연결되어 출력단에 연결되도록 이루어진다.
도 1은 종래의 시모스 논리회로를 나타낸 것으로, (a)는 시모스 인버터, (b)는 시모스 노어 게이트 회로, (c)는 시모스 낸드 게이트 회로.
도 2는 본 고안에 따른 와이어드 노어 게이트 회로를 나타낸 회로도.
도 3은 본 고안에 따른 와이어드 낸드 게이트 회로를 나타낸 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
A, B : 입력 신호 Z11 ~ Z31 : 출력신호
Q12 ~ Q54 : 모스 트랜지스터
이와 같이 이루어지는 본 고안의 바람직한 실시예를 도 2와 도 3을 참조하여 설명하면 다음과 같다. 도 2는 본 고안에 따른 와이어드 노어 게이트 회로이며, 도 3은 본 고안에 따른 와이어드 낸드 게이트 회로이다.
먼저, 도 2에 나타낸 와이어드 노어 게이트 회로는, 제 1 시모스 회로부와 제 2 시모스 회로부로 이루어진다.
제 1 시모스 회로부는 제 1 피모스 트랜지스터(Q32)와 제 2 피모스 트랜지스터(Q34), 제 1 엔모스 트랜지스터(Q36)가 전원전압(VCC)과 접지(VSS) 사이 직렬 연결되어 이루어진다.
제 2 피모스 트랜지스터(Q34)의 게이트에는 제 1 입력신호(A)가 공급되며, 제 1 피모스 트랜지스터(Q32)의 게이트와 제 1 엔모스 트랜지스터(Q36)의 게이트에는 제 2 입력신호(B)가 공급된다.
제 2 피모스 트랜지스터(Q34)의 드레인과 제 1 엔모스 트랜지스터(Q36)의 드레인은 공통으로 연결되어 출력단(Z21)을 형성한다.
제 2 시모스 회로부는 제 3 피모스 트랜지스터(Q38)와 제 4 피모스 트랜지스터(Q40), 제 2 엔모스 트랜지스터(Q42)가 전원전압(VCC)과 접지(VSS)사이 직렬 연결되어 이루어진다.
제 3 피모스 트랜지스터(Q38)의 게이트와 제 2 엔모스 트랜지스터(Q42)의 게이트에는 제 1 입력신호(A)가 공급되며, 제 4 피모스 트랜지스터(Q40)의 게이트에는 제 2 입력신호(B)가 공급된다.
제 4 피모스 트랜지스터(Q40)의 드레인과 제 2 엔모스 트랜지스터(Q42)의 드레인은 공통으로 연결되어 상술한 제 1 시모스 회로부의 출력단(Z21)에 연결된다. 즉, 제 1 시모스 회로부의 출력과 제 2 시모스 회로부의 출력이 하나의 공통 출력단(Z21)을 형성하는 것이다.
이와 같이 이루어지는 본 고안에 따른 와이어드 노어 게이트 회로의 동작 특성은 도 2에 나타낸 진리표와 같다. 즉, 제 1 및 제 2 입력신호(A)(B)가 모두 논리값 0인 경우에는 각 시모스 회로부의 풀 업 회로를 형성하는 네 개의 피모스 트랜지스터(Q32)(Q34)(Q38)(Q40)가 모두 턴 온되어 출력(Z21)은 하이레벨의 논리값 1이된다.
만약 두 입력신호(A)(B)의 논리값이 적어도 하나의 0과 적어도 하나의 1을 갖는 경우에는 접지(VSS)와 연결된 두 개의 엔모스 트랜지스터(Q36)(Q42) 가운데 하나만이 턴 온되어 출력(Z21)은 로우레벨의 논리값 0이된다. 즉, 노어 게이트 회로의 동작 특성이 충분히 구현됨을 알 수 있다.
다음으로 도 3에 나타낸 와이어드 낸드 게이트 회로 역시 제 1 시모스 회로부와 제 2 시모스 회로부로 이루어진다.
제 1 시모스 회로부는 제 1 피모스 트랜지스터(Q44)와 제 1 엔모스 트랜지스터(Q46), 제 2 엔모스 트랜지스터(Q48)가 전원전압(VCC)과 접지(VSS) 사이에 직렬 연결되어 이루어진다.
제 1 엔모스 트랜지스터(Q48)의 게이트에는 제 1 입력신호(A)가 공급되며, 제 1 피모스 트랜지스터(Q44)의 게이트와 제 2 엔모스 트랜지스터(Q48)의 게이트에는 제 2 입력신호(B)가 공급된다.
제 1 피모스 트랜지스터(Q44)의 드레인과 제 1 엔모스 트랜지스터(Q46)의 드레인은 공통으로 연결되어 출력단(Z31)을 형성한다.
제 2 시모스 회로부는 제 2 피모스 트랜지스터(Q50)와 제 3 엔모스 트랜지스터(Q52), 제 4 엔모스 트랜지스터(Q54)가 전원전압(VCC)과 접지(VSS) 사이에 직렬 연결되어 이루어진다.
제 2 피모스 트랜지스터(Q50)의 게이트와 제 4 엔모스 트랜지스터(Q54)의 게이트에는 제 1 입력신호(A)가 공급되며, 제 3 엔모스 트랜지스터(Q52)의 게이트에는 제 2 입력신호(B)가 공급된다.
제 2 피모스 트랜지스터(Q50)의 드레인과 제 3 엔모스 트랜지스터(Q52)의 드레인은 공통으로 연결되어 출력단(Z31)에 연결된다.
이와 같이 이루어지는 본 고안에 따른 와이어드 낸드 게이트 회로의 동작 특성은 도 3에 나타낸 진리표와 같다. 즉, 제 1 및 제 2 입력신호(A)(B)가 모두 논리값 1인 경우에는 각 시모스 회로부의 풀 업 회로를 형성하는 네 개의 엔모스 트랜지스터(Q46)(Q48)(Q52)(Q54)가 모두 턴 온되어 출력(Z31)은 로우레벨의 논리값 0이된다.
만약 두 입력신호(A)(B)의 논리값 가운데 적어도 하나의 0이 포함되는 경우에는 전원전압(VCC)과 연결된 두 개의 피모스 트랜지스터(Q44)(Q50) 가운데 하나가 턴 온되어 출력(Z31)은 하이레벨의 논리값 1이된다. 즉, 낸드 게이트 회로의 동작 특성이 충분히 구현됨을 알 수 있다.
이와 같이 본 고안에 따른 와이어드 노어 게이트 회로와 와이어드 낸드 게이트를 구현하는데 필요한 트랜지스터의 수를 살펴보면 각 회로의 경우 6개씩의 트랜지스터가 요구되어, 기존의 8개에 비하여 트랜지스터의 수가 감소하는 것을 알 수 있다.

Claims (2)

  1. 와이어드 낸드 게이트 회로에 있어서,
    제 1 내지 제 3 스위칭 소자가 전원전압과 접지 사이에 직렬 연결되고, 상기 제 2 스위칭 소자가 제 1 입력신호에 의해 스위칭되며, 상기 제 1 스위칭 소자 및 상기 제 3 스위칭 소자가 제 2 입력신호에 의해 스위칭되고, 상기 제 1 스위칭 소자와 상기 제 2 스위칭 소자가 상호 연결되어 출력단을 형성하는 제 1 논리 회로부와;
    제 4 내지 제 6 스위칭 소자가 상기 전원전압과 상기 접지 사이에 직렬 연결되고, 상기 제 4 스위칭 소자 및 상기 제 6 스위칭 소자가 상기 제 1 입력신호에 의해 스위칭되며, 상기 제 5 스위칭 소자가 상기 제 2 입력신호에 의해 스위칭되고, 상기 제 4 스위칭 소자와 상기 제 5 스위칭 소자가 상호 연결되어 상기 출력단에 연결되는 제 2 논리 회로부를 포함하는 와이어드 낸드 게이트 회로.
  2. 제 1 항에 있어서, 상기 와이어드 낸드 게이트 회로는,
    제 1 피모스 트랜지스터와 제 1 엔모스 트랜지스터, 제 2 엔모스 트랜지스터가 전원전압과 접지 사이 직렬 연결되고, 상기 제 1 엔모스 트랜지스터의 게이트에 제 1 입력신호가 공급되며, 상기 제 1 피모스 트랜지스터의 게이트와 상기 제 2 엔모스 트랜지스터의 게이트에 제 2 입력신호가 공급되고, 상기 제 1 피모스 트랜지스터의 드레인과 상기 제 1 엔모스 트랜지스터의 드레인이 공통으로 연결되어 출력단을 형성하는 제 1 시모스 회로부와;
    제 2 피모스 트랜지스터와 제 3 엔모스 트랜지스터, 제 4 엔모스 트랜지스터가 상기 전원전압과 상기 접지 사이에 직렬 연결되고, 상기 제 2 피모스 트랜지스터의 게이트와 상기 제 4 엔모스 트랜지스터의 게이트에 상기 제 1 입력신호가 공급되며, 상기 제 3 엔모스 트랜지스터의 게이트에 제 2 입력신호가 공급되고, 상기 제 2 피모스 트랜지스터의 드레인과 상기 제 3 엔모스 트랜지스터의 드레인이 공통으로 연결되어 상기 출력단에 연결되는 제 2 시모스 회로부를 포함하는 와이어드 낸드 게이트 회로.
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Comment text: Divisional Application for Utility Model Registration

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