KR200264242Y1

KR200264242Y1 - Cdma이동통신기지국채널카드의전송신호세기조정용톱니파발생장치

Info

Publication number: KR200264242Y1
Application number: KR2019960014766U
Authority: KR
Inventors: 박진영; 표병석; 강홍구
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1996-06-03
Filing date: 1996-06-03
Publication date: 2002-06-20
Also published as: KR980005774U

Abstract

본 고안은 CDMA 이동통신 기지국 채널 카드의 전송 신호 세기 조정용 톱니파 발생 장치에 관한 것으로, 일반적으로 종래 테스트시에는 상기 디지털 컴바이너와는 별개로 삼각파를 발생할 수 있는 로직을 구현하여 서로 바꿔 끼워야만 했고, 디지털 컴바이너를 교체하여야 하므로 실제 운용시 사용하고 있는 디지털 컴바이너의 기능을 확인하기가 어려운 문제점이 있으므로, 본 고안은 테스트시 디지털 컴바이너 내부에 톱니파 발생 로직을 추가하여, 디지털 컴바이너의 기능을 테스트할 수 있도록 디지털 컴바이너의 입력 신호와 테스트용 파형을 OR시키는 것이다.

Description

CDMA 이동통신 기지국 채널 카드의 전송 신호 세기 조정용 톱니파 발생 장치

본 고안은 CDMA 이동통신 기지국 채널 카드의 전송 세기 조정용 톱니파 발생 장치에 관한 것으로, 특히 CDMA(Code Division Multiple Access : 코드 분할 다원 접속 방식, 이하 CDMA라 칭함.) 이동통신 시스템 기지국 채널 카드에 적용되어 디지털 컴바이너의 기능을 확인함과 동시에 채널 카드의 차동 출력 신호의 세기를 조정할 수 있도록 톱니파를 발생시키는 로직을 디지털 컴바이너 내부에 구현한 CDMA 이동통신 기지국 채널 카드의 전송 세기 조정용 톱니파 발생 장치에 관한 것이다.

일반적으로 CDMA 이동통신 4-채널 엘리먼트 채널 카드의 순방향 링크(forward link)의 블럭도는 제 1 도에 나타낸 바와 같이, chip_8(9.8304MHz의 주파수를 갖는 신호, 이하 chip_8이라 칭함.) 클럭의 라이징 에쥐(rising edge)때 9비트의 디지털 데이터를 2의 보수(2's complement) 형태로 I(In-phase : 동위상, 이하 I라 칭함.)신호와 Q(Quadrature-phase : 4위상, 이하 Q라 칭함.)신호를 다중화(multiplex)하여 출력하는 변조기(10)와; 상기 변조기(10)의 출력된 2의 보수 형태의 데이터를 각각의 알파(alpha), 베타(beta), 감마(gamma)의 섹터별로 더하여(combing) 옵셋 2진(offset binary) 형태로 출력하는 디지털 컴바이너(20) 및; 입력 클럭의 라이징 에쥐 때 상기 디지털 컴바이너(20)로부터 입력받은 10비트 옵셋 이진값을 아날로그 신호로 변환하는 디지털/아날로그 컨버터(30)로 구성되어 있었다.

그러나, 상술한 종래 기지국의 채널 카드를 실제로 테스트하기 위해서는 상기 디지털 컴바이너(20)와는 별개로 삼각파를 발생할 수 있는 로직을 구현하여 서로 바꿔 끼워야만 했었는데, 이는 채널 카드에서 사용되는 것처럼 삼각파를 차동 신호로 만들었을 경우에 차동 신호의 여부를 판단하기가 모호하고, 테스트시에는 디지털 컴바이너(20)를 교체하여야 하므로 실제 운용시 사용하고 있는 디지털 컴바이너(20)의 기능을 확인하기가 불가능한 문제점이 있었다.

따라서, 본 고안의 목적은 상기와 같은 문제점을 해결하기 위한 것으로서,상기 채널 카드의 각 블록 테스트시 디지털 컴바이너 내부에 톱니파 발생 로직을 추가해 줌으로써, 테스트용 데이터 발생 로직을 디지털 컴바이너와 바꿔 끼워야 되는 불편함을 방지하였을 뿐만 아니라, 디지털 컴바이너의 기능까지도 테스트할 수 있도록 해주기 위한 CDMA 이동통신 기지국 채널 카드의 전송 신호 세기 조정용 톱니파 발생 장치를 제공하는 데 있다.

상기에 설명한 내용을 도면을 참조로 설명하면 다음과 같다.

제 2 도는 주요 신호의 타이밍도로써, ①신호는 9.8304MHz의 주파수를 갖는 chip_8 신호이고, ②신호는 4.9152MHz의 주파수를 갖는 chip_4 신호이고, ③신호는 변조기(10)의 출력 신호이며, ④신호는 테스트 데이터 이다.

본 고안의 채널 카드의 테스트용 톱니파 발생 장치는 제 3 도에 도시된 바와 같이 선견 올림수 발생기(40), 디-플립플롭(50), 및 버퍼(60)로 구성되어 있으며, 이의 동작과정에 대해 구체적으로 설명하면 다음과 같다.

먼저, 상기 선견 올림수 발생기(40)는 최초로 "-128"에 해당되는 2의 보수 형태의 9비트 디지털 데이터를 상기 디-플립플롭(50)으로 출력하고, 이후 4-채널 엘리먼트용 채널 카드의 순방향 링크의 상기 변조기(10) 출력 신호(③)를 chip_8(①)의 폴링 에쥐 때 래취하여 자신의 8비트 디지털 출력 데이터(④)들이 상기 변조기(10)의 출력 신호와 서로 동기되면, 상기 디-플립플롭(50)으로부터 피드백된 2의 보수 형태의 9비트 디지털 데이터와 "8"에 해당되는 2의 보수 형태의 9비트 디지털 데이터(000001000)를 서로 더하여 톱니파 형태의 2의 보수 데이터인 8비트 데이터를 발생시킨다. 상술한 선견 올림수 발생기(40)의 톱니파 디지털 신호 발생 동작은"-128 -120 -112‥‥‥0 8 16‥‥‥120 -128 -120‥‥‥"의 순으로 반복적으로 이루어진다.

그러면, 상기 디-플립플롭(50)은 상기 선견 올림수 발생기(40)의 출력을 상기 변조기(10)의 출력과 동기시킴과 동시에 9비트 데이터로 변환시킨 후 상기 다수개의 컴바이너(20)로 각각 전송한다.

이 때, 상기 버퍼(60)는 상기 디-플립플롭(50)으로부터 피드백된 9비트 디지털 신호를 잠깐 저장하였다가 상기 선견 올림수 발생기(40)로 출력한다.

따라서, 상기 디-플립플롭(50)에서 출력한 톱니파 형태의 9비트 디지털 데이터는 "-128 -120 -112‥‥‥0 8 16‥‥120 -128 -120‥‥"순서로 계속해서 상기 다수개의 컴바이너(20)로 입력된다.

그러면, 상기 다수개의 컴바이너(20)는 상기 디-플립플롭(50)으로부터 "-128 -120 -112‥‥‥0 8 16‥‥120 -128 -120‥‥"순서의 9비트 디지털 데이터를 입력받은 후 옵셋 2진값으로 변환시켜 "0 32 64 96‥‥896 928 960 992 0 32 64 ···" 순으로 상기 디지털/아날로그 컨버터(30)로 출력한다.

그러면, 상기 디지털/아날로그 컨버터(30)는 그 "0 32 64 96···896 928 960 992 0 32 64 ···" 순서의 디지털 데이터를 아날로그 데이터로 변환시켜 출력하게 되는데, 이 때 그 아날로그 데이터는 톱니파의 형태를 갖게 된다.

여기서, 상술한 본 고안의 톱니파 발생장치 및 다수개의 변조기(10)와 상기 다수개의 컨바이너(20)간의 접속관계는 OR의 접속 관계로 이루어지며, 이에 의해 테스트시에는 본 고안에 의해 발생된 톱니파 디지털 데이터만이 상기 다수개의 컨바이너(20)로 입력되게 되고, 정상 동작시에는 상기 다수개의 변조기(10)의 출력 신호가 상기 다수개의 컨바이너(20)로 입력되게 된다.

즉, 전원이 인가되면 변조기(10)의 출력 데이터는 모두 0이다. 상기의 특성을 이용하여 디지털/아날로그 컨버터시 톱니파 파형을 갖도록 하는 2의 보수 형태의 데이터를 발생하여 변조기 출력(③) 즉, 디지털 컴바이너(20)의 입력과 OR하면 테스트시에는 본 고안의 톱니파 데이터(④)만이 상기 디지털 컴바이너(20)로 입력되고, 운용시에는 상기 테스트 데이터(④) 발생기를 무능화(disable)시켜 변조기(10) 출력 데이터만 입력되는 효과를 갖도록 설계하는 것이다.

이렇게 함으로써 테스트시 디지털/아날로그 컨버터(30)의 출력 신호세기를 조정/측정할 수 있을 뿐만 아니라 디지털 컴바이너(20)의 기능도 확인할 수 있다. 대부분의 디지털/아날로그 컨버터(30)는 스케일링(scaling) 기능(어느 입력값에 대하여 출력의 크기를 조절할 수 있는 기능)이 있으므로 테스트 모드시 디지털/아날로그 컨버터(30)의 각 시스템에서 요구하는 스펙대로 조정한다.

본 고안의 테스트 데이터 발생은 I신호와 Q신호를 같도록 하기 위하여 chip_4의 클럭(②)를 사용하였으므로 테스트 데이터 발생 순서와 디지털 컴바이너의 출력 데이터의 발생 순서의 속도는 4.9152MHz이다.

이상에서 설명한 바와 같이 본 고안은, 디지털 컴바이너의 교체없이 테스트 파형을 만들 수 있고, 톱니파의 발생으로 인하여 디지털/아날로그 컨버터의 출력을 차동으로 드라이브 함으로 생기는 혼란을 피할 수 있으며, 디지털 컴바이너의 테스트 뿐만 아니라 로직의 간단한 수정으로 출력 파형의 주기 등을 조절할 수 있는 효과가 있다.

제 1 도는 일반적인 4-채널 엘리먼트용 채널 카드의 순방향 링크 블럭도,

제 2 도는 본 고안의 주요 신호에 대한 타이밍도,

제 3 도는 본 고안의 테스트 데이터 발생 블럭도 이다.

* 도면의 주요 부분에 대한 부호의 설명 *

10 : 변조기 20 : 컴바이너

30 : 디지털/아날로그 컨버터

40 : 선견 올림수 발생기(LCG :Look-ahead Carry Generator)

50 : 디-플립플롭 60 : 버퍼

Claims

다수개의 변조기(10), 다수개의 컴바이너(20), 및 디지털/아날로그 컨버터(30)를 구비한 CDMA 이동통신 기지국 채널 카드내에서 컴바이너(20)의 테스트용 및 디지털/아날로그 컨버터(30)의 전송 신호 세기 조정용 데이터를 발생시키는 장치에 있어서,

상기 데이터 발생 장치는, 4-채널 엘리먼트용 채널 카드의 순방향 링크의 상기 변조기(10) 출력 신호(③)를 chip_8(①)의 폴링 에쥐 때 래취하여 자신의 8비트 디지털 출력 데이터들이 상기 변조기(10)의 출력 신호와 서로 동기되면, 피드백된 2의 보수 형태의 9비트 디지털 데이터와 "8"에 해당되는 2의 보수 형태의 9비트 디지털 데이터를 서로 더하여 톱니파 형태의 2의 보수 데이터인 8비트 데이터를 발생시키는 선견 올림수 발생기(40)와; 상기 선견 올림수 발생기(40)의 출력를 상기 변조기(10)의 출력과 동기시킴과 동시에 9비트 데이터로 변환시킨 후 상기 다수개의 컴바이너(20)로 각각 전송하는 디-플립플롭(50); 및 상기 디-플립플롭(50)으로부터 피드백된 9비트 디지털 신호를 잠깐 저장하였다가 상기 선견 올림수 발생기(40)로 출력하는 버퍼(60)로 이루어짐을 특징으로 하는 CDMA 이동통신 기지국 채널 카드의 전송 신호 세기 조정용 톱니파 발생 장치.