KR200259810Y1 - Line Interface Apparatus Between Access Gateway And Switching System - Google Patents
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Abstract
본 고안은 액세스 게이트웨이가 교환 시스템과 연동하는 경우에 교환 시스템과 접속된 라인으로부터 추출한 클럭에 PLL(Phase Locked Loop) 회로를 적용하여 안정적인 클럭 동기를 제공할 수 있도록 한 액세스 게이트웨이와 교환 시스템 간의 라인 인터페이스 장치에 관한 것으로, 종래에는 44.736MHz의 로컬 발진기를 사용하는 유사 동기식을 적용함에 따라 교환 시스템과의 클럭 동기가 비트 스터핑에 의한 비트 위치 맞춤에 의존하게 되므로, 액세스 게이트웨이와 교환 시스템의 망 동기가 일치하지 않게 되는 문제점이 있었다.The present invention provides a line interface between an access gateway and a switching system in which a PLL (Phase Locked Loop) circuit is applied to a clock extracted from a line connected to the switching system when the access gateway interworks with the switching system. Apparatus, which conventionally employs pseudosynchronization using a local oscillator of 44.736 MHz, so that clock synchronization with the switching system relies on bit positioning by bit stuffing, so that the network synchronization of the access gateway and switching system is consistent. There was a problem not to do.
따라서, 본 고안은 교환 시스템과 접속된 라인에서 추출한 E1 클럭에 PLL 회로를 적용하여 교환 시스템과 동기된 DS3 클럭을 생성한 후에 이를 액세스 게이트웨이 측에 공급해 줌으로써, 액세스 게이트웨이와 교환 시스템 측의 클럭 동기가 이루어져 안정적인 동작을 수행할 수 있게 된다.Accordingly, the present invention generates a DS3 clock synchronized with the switching system by applying a PLL circuit to the E1 clock extracted from the line connected to the switching system, and supplies the same to the access gateway, thereby improving clock synchronization between the access gateway and the switching system. It is possible to perform a stable operation.
Description
본 고안은 액세스 게이트웨이와 교환 시스템의 연동에 관한 것으로, 특히 액세스 게이트웨이가 교환 시스템과 연동하는 경우에 교환 시스템과 접속된 라인으로부터 추출한 클럭에 PLL(Phase Locked Loop) 회로를 적용하여 안정적인 클럭 동기를 제공할 수 있도록 한 액세스 게이트웨이와 교환 시스템 간의 라인 인터페이스장치에 관한 것이다.The present invention relates to the interworking of the access gateway and the switching system. In particular, when the access gateway interworks with the switching system, a PLL (Phase Locked Loop) circuit is applied to a clock extracted from a line connected to the switching system to provide stable clock synchronization. And a line interface device between the access gateway and the switching system.
일반적으로, 교환 시스템(LE ; Local Exchange)과 액세스 망(AN ; Access Network) 측에 위치하는 액세스 게이트웨이(AG ; Access Gateway)가 연동하여 데이터를 송수신하기 위해서는 상호 클럭 동기를 유지해야 하며, 이는 액세스 게이트웨이의 V5.2 카드 전단에 위치하는 라인 인터페이스 장치에서 담당하게 된다.In general, in order for an access gateway (AG) located at a side of an exchange system (LE) and an access network (AN) to interwork with each other to transmit and receive data, it is necessary to maintain mutual clock synchronization. It is in charge of the line interface device located in front of the V5.2 card of the gateway.
여기서, 라인 인페이스 장치는 교환 시스템과는 E1 라인으로 연결되고, 액세스 게이트웨이와는 DS3 라인으로 연결되며, 이를 위한 장치 구성은 첨부된 도면 도 1에 도시된 바와 같이, E1 라인 인터페이스부(11)와, DS3 라인 인터페이스부(12)와, 로컬 발진기(13) 및 데이터 변환부(14)를 구비하여 이루어진다.Here, the line interface device is connected to the switching system by the E1 line, the access gateway is connected to the DS3 line, and the device configuration for this is shown in FIG. 1, the E1 line interface unit 11. And a DS3 line interface unit 12, a local oscillator 13, and a data converter unit 14, respectively.
E1 라인 인터페이스부(11)는 21개의 E1 라인을 통해 교환 시스템과 접속하고 있으며, 해당 E1 라인을 통해 2.048MHz 클럭으로 입출력되는 E1 데이터를 정합해 준다.The E1 line interface unit 11 is connected to the switching system through 21 E1 lines, and matches the E1 data input and output at a 2.048 MHz clock through the corresponding E1 line.
DS3 라인 인터페이스부(12)는 DS3 라인을 통해 액세스 게이트웨이의 V5.2 카드와 접속하고 있으며, 해당 DS 라인을 통해 44.736MHz 클럭으로 입출력되는 DS3 데이터를 정합해 준다.The DS3 line interface unit 12 connects to the V5.2 card of the access gateway through the DS3 line, and matches DS3 data input / output at 44.736 MHz clock through the DS line.
로컬 발진기(13)는 교환 시스템 측의 E1 데이터를 액세스 게이트웨이 측의 DS3 데이터로 정합해 주기 위한 DS3 클럭인 44.736MHz 클럭을 공급하며, 데이터 변환부(14)는 E1 라인 인터페이스부(11)를 통해 입력되는 E1 데이터를 로컬 발진기(13)로부터 공급되는 44.736MHz 클럭에 따라 DS3 데이터로 변환하여 DS3 라인 인터페이스부(12)로 전달해 준다.The local oscillator 13 supplies a 44.736 MHz clock, which is a DS3 clock, for matching E1 data on the switching system side to DS3 data on the access gateway side, and the data converter 14 supplies the E1 line interface 11 through the E1 line interface 11. The input E1 data is converted into DS3 data according to the 44.736MHz clock supplied from the local oscillator 13 and transferred to the DS3 line interface unit 12.
이와 같이 구성된 종래의 액세스 게이트웨이와 교환 시스템을 연동시켜 주는 라인 인터페이스 장치의 동작을 설명하면 다음과 같다.The operation of the line interface device for interworking the conventional access gateway and the switching system configured as described above is as follows.
먼저, 교환 시스템과 연결된 21개의 E1 라인과 접속하고 있는 E1 라인 인터페이스부(11)가 교환 시스템으로부터 전송되는 E1 라인 신호에서 2.048MHz 클럭과 E1 데이터를 추출한 후, 추출한 2.048MHz 클럭에 맞춰 E1 데이터를 데이터 변환부(14)로 전달해 주면, 데이터 변환부(14)는 전달받은 E1 데이터를 로컬 발진기(13)로부터 공급되는 44.736MHz 클럭에 따라 DS3 데이터로 변환한 후, DS3 라인 인터페이스부(12)를 통해 액세스 게이트웨이 내의 V5.2 카드로 DS3 데이터를 전송하게 된다.First, the E1 line interface unit 11, which is connected to 21 E1 lines connected to the switching system, extracts the 2.048 MHz clock and the E1 data from the E1 line signal transmitted from the switching system, and then extracts the E1 data according to the extracted 2.048 MHz clock. The data converter 14 converts the received E1 data into DS3 data according to the 44.736MHz clock supplied from the local oscillator 13, and then transfers the DS3 line interface unit 12 to the data converter 14. This will transmit DS3 data to the V5.2 card in the access gateway.
이때, 데이터 변환부(14)에서 E1 데이터를 DS3 데이터로 변환하는 것은 44.736MHz의 로컬 발진기(13)를 사용하는 유사 동기식에 따라 21개의 2.048MHz 클럭을 갖는 E1 데이터를 44.736MHz 클럭을 갖는 DS3 데이터로 다중화(MUX)하는 것으로, 이는 두 개의 이질적인 2.048MHz의 E1 라인에서 추출한 클럭과 로컬 발진기(13)에서 생성하여 공급하는 44.736MHz 클럭간 동기를 맞추기 위하여 비트 스터핑(Stuffing)을 통한 비트 맞춤을 통해 이루어지며, 이렇게 다중화된 DS3 데이터는 DS3 라인 인터페이스부(12)로 전달된 후에 액세스 게이트웨이 내의 V5.2 카드로 전송된다.At this time, the data conversion unit 14 converts the E1 data into the DS3 data, the DS3 data having the 44.736 MHz clock and the E1 data having the 21 2.048 MHz clocks according to the synchronous synchronization using the local oscillator 13 of 44.736 MHz. MUX, which uses bit stuffing through bit stuffing to synchronize the clock extracted from two heterogeneous 2.048 MHz E1 lines with the 44.736 MHz clock generated and supplied by the local oscillator 13. The multiplexed DS3 data is transferred to the DS3 line interface unit 12 and then transmitted to the V5.2 card in the access gateway.
한편, V5.2 카드에서는 라인 인터페이스 장치의 DS3 라인 인터페이스부(12)와 접속되어 있는 DS3 라인 신호에서 44.736MHz 클럭과 DS3 데이터를 추출하여 21개의 E1 신호를 수신하고, 이로부터 2.048MHz의 리퍼런스 클럭을 추출하여 스위치 보드로 공급해 줌으로써, 액세스 게이트웨이 내부의 시스템 클럭으로 사용하게 된다.On the other hand, the V5.2 card extracts 44.736 MHz clock and DS3 data from the DS3 line signal connected to the DS3 line interface unit 12 of the line interface device to receive 21 E1 signals, and from this, a reference clock of 2.048 MHz. By extracting this and supplying it to the switch board, it is used as the system clock inside the access gateway.
반대로, 액세스 게이트웨이와 연결된 DS3 라인과 접속하고 있는 DS3 라인 인터페이스부(12)가 액세스 게이트웨이로부터 전송되는 DS3 라인 신호에서 44.736MHz 클럭과 DS3 데이터를 추출한 후, 추출한 44.736MHz 클럭에 맞춰 DS3 데이터를 데이터 변환부(14)로 전달해 주면, 데이터 변환부(14)는 전달받은 DS3 데이터를 E1 데이터로 변환하는 역다중화(DEMUX)를 수행한 후, E1 라인 인터페이스부(11)를 통해 교환 시스템 측으로 전송하게 된다.On the contrary, the DS3 line interface unit 12 connected to the DS3 line connected to the access gateway extracts the 44.736 MHz clock and the DS3 data from the DS3 line signal transmitted from the access gateway, and then converts the DS3 data according to the extracted 44.736 MHz clock. When the data is transmitted to the unit 14, the data converter 14 performs demultiplexing (DEMUX) for converting the received DS3 data into E1 data, and then transmits the data to the switching system through the E1 line interface unit 11. .
그런데, 전술한 종래의 라인 인터페이스 장치는 데이터 변환부(14)에서 21개의 E1 데이터를 DS3 데이터로 변환하는 다중화 기능 수행에 있어서, 44.736MHz의 로컬 발진기를 사용하는 유사 동기식을 적용함에 따라 교환 시스템과의 클럭 동기가 비트 스터핑에 의한 비트 위치 맞춤에 의존하게 되므로, 액세스 게이트웨이에 리퍼런스 클럭을 제공하는 V5.2 카드의 클럭이 교환 시스템 측과 망 동기가 일치하지 않게 되는 문제점이 있었다.However, the above-described conventional line interface device performs a multiplexing function of converting 21 E1 data into DS3 data in the data conversion unit 14, thereby applying a pseudo-synchronous method using a local oscillator of 44.736 MHz. Since the clock synchronization of V5.2 depends on the bit positioning by bit stuffing, there is a problem that the clock of the V5.2 card providing the reference clock to the access gateway is not synchronized with the switching system side.
본 고안은 전술한 바와 같은 문제점을 해결하기 위한 것으로 그 목적은, 교환 시스템과 접속된 라인에서 추출한 E1 클럭에 PLL 회로를 적용하여 교환 시스템과 동기된 DS3 클럭을 생성한 후에 이를 액세스 게이트웨이 측에 공급해 줌으로써,액세스 게이트웨이와 교환 시스템 측이 클럭 동기를 이루면서 안정적인 동작을 수행할 수 있도록 하는데 있다.The object of the present invention is to solve the problems described above, and its purpose is to apply the PLL circuit to the E1 clock extracted from the line connected to the switching system, generate a DS3 clock synchronized with the switching system, and supply it to the access gateway. By doing so, the access gateway and the switching system side can perform a stable operation while maintaining clock synchronization.
도 1은 종래에 액세스 게이트웨이와 교환 시스템을 연동시켜 주는 라인 인터페이스 장치의 구성 블록도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a block diagram showing a configuration of a line interface device for interworking an access gateway and an exchange system.
도 2는 본 고안에 따른 액세스 게이트웨이와 교환 시스템을 연동시켜 주는 라인 인터페이스 장치의 구성 블록도.2 is a block diagram of a line interface device for interworking an access gateway and a switching system according to the present invention;
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
21 : E1 라인 인터페이스부 22 : DS3 라인 인터페이스부21: E1 line interface unit 22: DS3 line interface unit
23 : PLL 회로부 24 : 데이터 변환부23: PLL circuit section 24: data conversion section
상술한 바와 같은 목적을 해결하기 위한 본 고안의 특징은, 액세스 게이트웨이와 교환 시스템을 연동시켜 주는 라인 인터페이스 장치에 있어서, 상기 교환 시스템과 접속된 다수의 E1 라인 신호에서 E1 클럭 및 데이터를 추출하는 E1 라인 인터페이스부와; 상기 교환 시스템 측의 E1 데이터를 상기 액세스 게이트웨이 측의 DS3 데이터로 정합하기 위해 상기 E1 라인 인터페이스부에서 추출한 E1 클럭을 입력받아 PLL을 통해 상기 교환 시스템 측의 E1 클럭과 동기된 DS3 클럭을 생성하여 공급해 주는 PLL 회로부와; 상기 E1 라인 인터페이스부에서 추출한 E1 데이터를 상기 PLL 회로부로부터 공급되는 DS3 클럭에 따라 DS3 데이터로 다중화한 후에 상기 DS3 클럭에 맞춰 DS3 라인을 통해 상기 액세스 게이트웨이 측의 V5.2 카드로 전송해 주는 데이터 변환부를 포함하여 이루어진 액세스 게이트웨이와 교환 시스템 간의 라인 인터페이스 장치를 제공하는데 있다.A feature of the present invention for solving the above object is an E1 which extracts an E1 clock and data from a plurality of E1 line signals connected to the exchange system in a line interface device for interworking an access gateway and an exchange system. A line interface unit; In order to match the E1 data of the switching system side with the DS3 data of the access gateway side, the E1 clock extracted from the E1 line interface unit is input, and a PLL generates and supplies a DS3 clock synchronized with the E1 clock of the switching system side. A PLL circuit section; Data conversion for E1 data extracted by the E1 line interface unit multiplexed into DS3 data according to the DS3 clock supplied from the PLL circuit unit and then transmitted to the V5.2 card of the access gateway through the DS3 line in accordance with the DS3 clock. It is to provide a line interface device between the access gateway and the switching system comprising a portion.
그리고, 상기 PLL 회로부는, 교환 시스템으로부터 전송되는 E1 라인 신호에서 추출한 E1 클럭을 입력받아 액세스 게이트웨이 측으로 전송할 DS3 데이터로의 다중화와 전송시 사용되는 DS3 클럭을 생성하여 데이터 변환부로 공급하는 것을 특징으로 한다.The PLL circuit unit may receive an E1 clock extracted from an E1 line signal transmitted from an exchange system, generate a DS3 clock used for multiplexing and transmitting DS3 data to be transmitted to an access gateway, and supply the same to the data converter. .
이하, 본 고안에 따른 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, described in detail with reference to the accompanying drawings an embodiment according to the present invention.
본 고안에 따른 액세스 게이트웨이와 교환 시스템을 연동시켜 주는 라인 인터페이스 장치는 첨부한 도면 도 2에 도시한 바와 같이, E1 라인 인터페이스부(21)와, DS3 라인 인터페이스부(22)와, PLL(Phase Locked Loop) 회로부(23) 및 데이터 변환부(24)를 구비하여 이루어진다.The line interface device for interworking the access gateway and the switching system according to the present invention, as shown in FIG. 2, an E1 line interface unit 21, a DS3 line interface unit 22, and a PLL (Phase Locked). Loop) circuit section 23 and data conversion section 24 is provided.
여기서, 21개의 E1 라인을 통해 교환 시스템과 접속하고 있는 E1 라인 인터페이스부(21)와, DS3 라인을 통해 액세스 게이트웨이의 V5.2 카드와 접속하고 있는 DS3 라인 인터페이스부(22)는 종래와 동일한 기능을 수행하되, E1 라인 인터페이스부(21)는 E1 라인 신호에서 추출한 2.048MHz 클럭을 PLL 회로부(23)로 전달해 준다.Here, the E1 line interface unit 21 which is connected to the switching system via 21 E1 lines, and the DS3 line interface unit 22 which is connected to the V5.2 card of the access gateway via the DS3 line have the same functions as before. The E1 line interface unit 21 transfers the 2.048 MHz clock extracted from the E1 line signal to the PLL circuit unit 23.
PLL 회로부(23)는 교환 시스템 측의 E1 데이터를 액세스 게이트웨이 측의 DS3 데이터로 정합(즉, E1 데이터를 DS3 데이터로 변환(다중화)하는 데이터 프레이밍(Framing)과 V5.2 카드로의 전송)을 위해 E1 라인 인터페이스부(21)에서 추출한 2.048MHz 클럭을 입력받아 PLL(Phase Locked Loop)을 통해 DS3 클럭인 44.736MHz 클럭을 생성하여 데이터 변환부(24)에 공급해 준다.The PLL circuit section 23 matches E1 data on the switching system side to DS3 data on the access gateway side (i.e., data framing and transmission to the V5.2 card to convert (multiplex) the E1 data into DS3 data). In order to receive the 2.048MHz clock extracted from the E1 line interface unit 21 to generate a 44.736MHz clock, which is a DS3 clock through a PLL (Phase Locked Loop) to supply to the data converter 24.
데이터 변환부(24)는 E1 라인 인터페이스부(21)를 통해 입력되는 E1 데이터를 PLL 회로부(23)로부터 공급되는 44.736MHz 클럭에 따라 DS3 데이터로 변환하는 다중화를 수행한 후에 해당 44.736MHz 클럭에 맞춰 DS3 라인 인터페이스부(22)로 전달해 준다.The data converter 24 performs multiplexing to convert the E1 data input through the E1 line interface unit 21 into DS3 data according to the 44.736MHz clock supplied from the PLL circuit unit 23, and then adjusts to the corresponding 44.736MHz clock. The data is transmitted to the DS3 line interface unit 22.
이와 같이 구성된 본 고안에 따른 교환 시스템과 액세스 게이트웨이를 연동시켜 주는 라인 인터페이스 장치의 동작을 설명하면 다음과 같다.Referring to the operation of the line interface device for interlocking the switching system and the access gateway according to the present invention configured as described above are as follows.
먼저, 21개의 E1 라인을 통해 교환 시스템과 접속하고 있는 E1 라인 인터페이스부(21)는 교환 시스템으로부터 전송되는 E1 라인 신호에서 2.048MHz 클럭과 E1 데이터를 추출한 후, 추출한 2.048MHz 클럭에 맞춰 E1 데이터를 데이터 변환부(24)로 전달함과 동시에 해당 2.048MHz 클럭을 PLL 회로부(23)로 전달하게 된다.First, the E1 line interface unit 21, which is connected to the switching system through 21 E1 lines, extracts the 2.048 MHz clock and the E1 data from the E1 line signal transmitted from the switching system, and then extracts the E1 data according to the extracted 2.048 MHz clock. At the same time as the data converter 24, the 2.048MHz clock is transferred to the PLL circuit unit 23.
그러면, PLL 회로부(23)는 E1 라인 인터페이스부(21)에서 추출한 2.048MHz 클럭 즉, 교환 시스템으로부터 전송되는 E1 라인 신호에서 추출한 2.048MHz 클럭을 입력받아 DS3 데이터로의 다중화와 V5.2 카드로의 전송시에 사용되는 44.736MHz 클럭을 생성하여 데이터 변환부(24)로 공급하게 되는데, 이때 PLL 회로부(23)에 생성 및 공급되는 44.736MHz 클럭은 E1 라인 신호에서 추출한 클럭과 동기가 맞춰진 클럭이다.Then, the PLL circuit unit 23 receives the 2.048 MHz clock extracted from the E1 line interface unit 21, that is, the 2.048 MHz clock extracted from the E1 line signal transmitted from the switching system, and multiplexes the data into the DS3 data and the V5.2 card. The 44.736 MHz clock used for transmission is generated and supplied to the data converter 24. The 44.736 MHz clock generated and supplied to the PLL circuit unit 23 is a clock synchronized with the clock extracted from the E1 line signal.
그리고, E1 라인 인터페이스부(21)로부터 E1 데이터를 전달받은 데이터 변환부(24)는 PLL 회로부(23)로부터 공급되는 E1 라인 신호에 동기된 44.736MHz 클럭에 따라 E1 데이터를 DS3 데이터로 변환하는 다중화를 수행한 후, DS3 라인 인터페이스부(22)를 통해 액세스 게이트웨이 내의 V5.2 카드로 전송하게 된다.The data converter 24 receiving the E1 data from the E1 line interface unit 21 converts the E1 data into DS3 data according to a 44.736 MHz clock synchronized to the E1 line signal supplied from the PLL circuit unit 23. After performing the process, the DS3 line interface 22 transmits the data to the V5.2 card in the access gateway.
이에, V5.2 카드에서는 라인 인터페이스 장치의 DS3 라인 인터페이스부(22)와 접속되어 있는 DS3 라인 신호에서 44.736MHz 클럭과 DS3 데이터를 추출하여 21개의 E1 신호를 수신하고, 이로부터 교환 시스템 측과 동일한 2.048MHz의 망 동기 클럭을 추출하여 스위치 보드로 공급해 줌으로써, 액세스 게이트웨이는 교환 시스템과 동일한 클럭을 시스템 클럭으로 사용할 수 있게 된다.Accordingly, the V5.2 card extracts 44.736 MHz clock and DS3 data from the DS3 line signal connected to the DS3 line interface 22 of the line interface device to receive 21 E1 signals, and the same as the switching system side. By extracting the 2.048MHz network synchronization clock and supplying it to the switchboard, the access gateway can use the same clock as the system clock as the system clock.
즉, 본 고안에서는 VoDSL(Voice over Digital Subscriber Line) 장비와 같은 액세스 게이트웨이가 교환 시스템과 연동하는 경우 안정적인 시스템 클럭 동기화를 위하여, 해당 교환 시스템과 접속된 라인 단에서 추출한 클럭에 PLL 회로를 적용하여 상위 계위의 전송 클럭을 생성하여 공급함으로써, 교환 시스템과 망 동기가 이루어진 시스템 클럭을 사용할 수 있게 된다.That is, in the present invention, when an access gateway such as a VoDSL (Voice over Digital Subscriber Line) equipment interworks with a switching system, a PLL circuit is applied to a clock extracted from a line end connected to the switching system for stable system clock synchronization. By generating and supplying the transmission clock of the hierarchy, the system clock synchronized with the switching system can be used.
또한, 본 고안에 따른 실시예는 상술한 것으로 한정되지 않고, 본 고안과 관련하여 통상의 지식을 가진자에게 자명한 범위내에서 여러 가지의 대안, 수정 및 변경하여 실시할 수 있다.In addition, the embodiment according to the present invention is not limited to the above, it can be carried out by various alternatives, modifications and changes within the scope apparent to those skilled in the art with respect to the present invention.
이상과 같이, 본 고안은 교환 시스템과 접속된 라인에서 추출한 E1 클럭에 PLL 회로를 적용하여 교환 시스템과 동기된 DS3 클럭을 생성한 후에 이를 액세스 게이트웨이 측에 공급해 줌으로써, 액세스 게이트웨이와 교환 시스템 측의 클럭 동기가 이루어져 안정적인 동작을 수행할 수 있게 된다.As described above, the present invention generates a DS3 clock synchronized with the switching system by applying a PLL circuit to the E1 clock extracted from the line connected to the switching system, and supplies the same to the access gateway, thereby providing a clock on the access gateway and the switching system. Synchronization can be performed to perform a stable operation.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2020010030869U KR200259810Y1 (en) | 2001-10-10 | 2001-10-10 | Line Interface Apparatus Between Access Gateway And Switching System |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2020010030869U KR200259810Y1 (en) | 2001-10-10 | 2001-10-10 | Line Interface Apparatus Between Access Gateway And Switching System |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR200259810Y1 true KR200259810Y1 (en) | 2002-01-05 |
Family
ID=73069646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2020010030869U KR200259810Y1 (en) | 2001-10-10 | 2001-10-10 | Line Interface Apparatus Between Access Gateway And Switching System |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200259810Y1 (en) |
-
2001
- 2001-10-10 KR KR2020010030869U patent/KR200259810Y1/en not_active IP Right Cessation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 20081128 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |