KR200212872Y1

KR200212872Y1 - Register setting device

Info

Publication number: KR200212872Y1
Application number: KR2019980000916U
Authority: KR
Inventors: 이성태
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1998-01-26
Filing date: 1998-01-26
Publication date: 2001-02-15
Also published as: KR19990034546U

Abstract

본 고안은 면적을 많이 차지하는 카운터를 사용하지 않고도 레지스터를 셋팅 할 수 있도록하여 전체 칩 사이즈를 최소화하는데 적당한 레지스터 셋팅장치를 제공하기 위한 것으로써, 클럭신호에 따라 데이터를 순차적으로 쉬프트하여 저장하는 복수개의 플립플롭으로 이루어지는 레지스터부와, 초기 "스톱(stop)"정보와 반전된 클럭신호에 따라 상기 클럭신호의 발생을 방지하는 클럭스톱신호를 출력하는 클럭블록킹부를 포함하여 구성되는 것을 특징으로 한다.The present invention is to provide a register setting device suitable for minimizing the overall chip size by allowing the register to be set without using a large area counter, and a plurality of sequential shifts and stored data according to a clock signal. And a clock blocking unit for outputting a clock stop signal for preventing generation of the clock signal according to initial "stop" information and an inverted clock signal.

Description

Register setting device {REGISTER SETTING DEVICE}

본 고안은 컨피그레이션(configuration)데이터를 시리얼하게 읽어 레지스터를 셋팅함에 있어서, 카운터를 사용하지 않고 레지스터를 셋팅하는데 적당한 레지스터 셋팅장치에 관한 것이다.The present invention relates to a register setting device suitable for setting a register without using a counter in setting a register by reading configuration data serially.

이하, 종래기술에 따른 레지스터 셋팅장치를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a register setting apparatus according to the prior art will be described with reference to the accompanying drawings.

도 1은 종래기술에 따른 레지스터 셋팅장치의 구성도이다.1 is a block diagram of a register setting apparatus according to the prior art.

도 1에 도시한 바와 같이, 복수개의 플립플롭(flip-flop)(F/F)들과, 카운터(11), 그리고 클럭을 디스에이블시키는 앤드게이트(12)로 구성된다.As shown in FIG. 1, a plurality of flip-flops F / F, a counter 11, and an AND gate 12 for disabling a clock are included.

이와같은 종래 레지스터 셋팅장치에 있어서, 리셋신호가 하이(high)레벨에서 로우(low)레벨로 떨어지면서 각 플립플롭(F/F)들은 "0"으로 클리어(clear)된다.In such a conventional register setting device, each flip-flop F / F is cleared to "0" as the reset signal falls from the high level to the low level.

그리고 카운터(11)의 "stop" 신호도 "0"으로 클리어된다.And the "stop" signal of the counter 11 is also cleared to "0".

이후, 상기 리셋신호가 로우레벨에서 하이레벨로 상승하면서, 클럭신호와 데이터가 입력된다.Thereafter, while the reset signal rises from a low level to a high level, a clock signal and data are input.

이때, 입력된 데이터는 하나씩 쉬프트되면서 첫 번째 플립플롭(F/F)에서부터 채워진다.At this time, the input data is shifted one by one to fill from the first flip-flop (F / F).

이와 같이 데이터는 첫 번째 플립플롭(F/F)에서부터 최종적으로 N번째 플립플롭(F/F)까지 채워지게 되는데, N개의 플립플롭(F/F)을 모두 채우게 될 경우, 카운터(11)의 값은 N이 된다.As such, the data is filled from the first flip-flop (F / F) to the N-th flip-flop (F / F). When all N flip-flops (F / F) are filled, the counter 11 The value is N.

카운터(11)의 값이 N이 됨과 동시에 카운터(11)의 "stop"신호는 로우가 되어 더 이상 카운트를 하지 않게 된다.At the same time as the value of the counter 11 becomes N, the " stop " signal of the counter 11 goes low and no longer counts.

이때, 상기 "stop"신호는 클럭신호를 블록킹(blocking)하므로 레지스터의 셋팅을 완료하게 된다.At this time, since the "stop" signal blocks the clock signal, the setting of the register is completed.

그러나 상기와 같은 종래 레지스터 셋팅장치는 플립플롭을 셋팅시키기 위해서 카운터가 필요하게 되는데 레지스터가 클 경우, 즉, 플립플롭의 수가 대단히 많을 경우에는 카운터 또한 커지게 되어 칩 사이즈를 증가시키는 문제점이 있었다.However, the conventional register setting apparatus as described above requires a counter in order to set the flip-flop, but when the register is large, that is, when the number of flip-flops is very large, the counter also becomes large, thereby increasing the chip size.

본 고안은 상기한 문제점을 해결하기 위해 안출한 것으로, 카운터를 사용하지 않고 레지스터를 셋팅할 수 있도록하여 전체 칩 사이즈를 최소화하는데 적당한 레지스터 셋팅장치를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and the object of the present invention is to provide a register setting device suitable for minimizing the overall chip size by allowing the register to be set without using a counter.

도 1은 종래기술에 따른 레지스터 셋팅장치의 구성도1 is a block diagram of a register setting apparatus according to the prior art

도 2는 본 고안에 따른 레지스터 셋팅장치의 구성도2 is a block diagram of a register setting apparatus according to the present invention

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

11 : 카운터 12,22c : 앤드게이트11: counter 12,22c: endgate

21 : 레지스터부 22 : 클럭블록킹부21: register section 22: clock blocking section

상기의 목적을 달성하기 위한 본 고안의 레지스터 셋팅장치는 클럭신호에 따라 데이터를 순차적으로 쉬프트하여 저장하는 복수개의 플립플롭으로 이루어지는 레지스터부와, 초기 "스톱(stop)"정보와 반전된 클럭신호에 따라 상기 클럭신호의 발생을 방지하는 클럭스톱신호를 출력하는 클럭블록킹부를 포함하여 구성되는 것을 특징으로 한다.The register setting apparatus of the present invention for achieving the above object is a register section consisting of a plurality of flip-flops for sequentially shifting and storing data in accordance with the clock signal, the initial "stop" information and the inverted clock signal Accordingly, the clock blocking unit may output a clock stop signal for preventing the generation of the clock signal.

이하, 본 고안의 레지스터 셋팅장치를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a register setting apparatus of the present invention will be described with reference to the accompanying drawings.

도 2는 본 고안의 레지스터 셋팅장치에 따른 구성도이다.2 is a configuration diagram according to the register setting apparatus of the present invention.

도 2에 도시한 바와같이, 본 고안의 레지스터 셋팅장치는 복수개의 D-플립플롭(F/F)들로 이루어지는 레지스터부(21)와, 클럭신호의 발생을 방지하는 클러블록킹부(22)를 포함하여 구성된다.As shown in FIG. 2, the register setting apparatus of the present invention includes a register section 21 including a plurality of D-flip flops (F / F), and a clock blocking section 22 for preventing generation of a clock signal. It is configured to include.

여기서, 상기 레지스터부(21)를 구성하는 N개의 플립플롭(F/F)들중 첫 번째 플립플롭은 레지스터의 구성하는 플립플롭임과 동시에 초기값이 "1"이 되는 "stop"정보를 갖는 플립플롭이다.Here, the first flip-flop of the N flip-flops (F / F) constituting the register 21 is a flip-flop constituting the register and has "stop" information whose initial value is "1". Flip-flop.

그리고, 클럭블록킹부(22)는 2개의 D-플립플롭(F/F)(22a)과, 인버터(22b)와, 그리고 앤드게이트(22c)로 구성된다.The clock blocking section 22 is composed of two D-flip flops (F / F) 22a, an inverter 22b, and an end gate 22c.

이와같이 구성된 본 고안의 레지스터 셋팅장치의 동작을 설명하면 다음과 같다.Referring to the operation of the register setting device of the present invention configured as described above are as follows.

도 2에 도시한 바와같이, 리셋신호가 하이레벨에서 로우레벨로 하강함에 따라 레지스터부(21)를 구성하고 있는 플립플롭(F/F)들이 "0"으로 클리어(clear)된다.As shown in Fig. 2, the flip-flops F / F constituting the register section 21 are cleared to " 0 " as the reset signal descends from the high level to the low level.

그리고 N개의 플립플롭들중 "stop"정보를 갖는 첫 번째 플립플롭은 "1"로 셋팅된다.The first flip-flop having "stop" information among the N flip-flops is set to "1".

또한, 상기 클럭블록킹부(22)의 플립플롭(F/F)또한 "0"으로 클리어된다.In addition, the flip-flop (F / F) of the clock blocking unit 22 is also cleared to "0".

이후, 리셋신호가 로우레벨에서 하이레벨로 상승하면서 레지스터부(21)를 셋팅시키기 위한 클럭신호와 해당 데이터가 입력된다.Thereafter, the reset signal rises from a low level to a high level, and a clock signal and corresponding data for setting the register unit 21 are input.

입력된 데이터는 클럭신호에 따라 하나씩 쉬프트(shift)되면서 N개의 플립플롭으로 이루어진 레지스터를 셋팅시키게 된다.The input data is shifted one by one according to the clock signal to set a register consisting of N flip-flops.

여기서, 상기 첫 번째 플립플롭에 셋팅되었던 초기값"1"이 쉬프트되어 N번째 플립플롭에 셋팅되어 전체적으로 N개의 플립플롭이 셋팅되어 결과적으로 상기 첫 번째 플립플롭에 셋팅되어 있던 "1"의 값이 상기 클럭블록킹부(22)의 플립플롭의 입력에 인가된다.Here, the initial value "1" set to the first flip-flop is shifted and set to the N-th flip-flop so that N flip-flops are set as a whole. As a result, the value of "1" set to the first flip-flop is set. The clock blocking unit 22 is applied to the input of the flip-flop.

이때, 상기 클럭신호가 인버터(22b)를 통과하게 되어 클럭블록킹부(22)의 D-플립플롭(22a)에 인가되므로 상기 앤드게이트(22c)의 출력은 로우가 되어 클럭신호가 발생하지 않게 된다.At this time, since the clock signal passes through the inverter 22b and is applied to the D-flip flop 22a of the clock blocking unit 22, the output of the AND gate 22c becomes low so that the clock signal does not occur. .

따라서, "stop"정보는 초기에 "1"로 셋팅되었다가 다시 "0"으로 셋팅된다.Thus, the "stop" information is initially set to "1" and then back to "0".

이와같이, 클럭신호가 발생하지 않게 되므로 더 이상 레지스터에 데이터가 셋팅되지 않게 된다.In this way, no clock signal is generated so that no more data is set in the register.

따라서, "stop"정보는 "1"로 셋팅되었다가 다시 "0"으로 셋팅된다.Therefore, the "stop" information is set to "1" and then back to "0".

이상 상술한 바와같이, 본 고안의 레지스터 셋팅장치는 다음과 같은 효과가 있다.As described above, the register setting apparatus of the present invention has the following effects.

레지스터부를 구성하는 플립플롭의 수에 관계없이 플립플롭 2개와 인버터만으로 클럭발생을 방지할 수 있으므로 카운터로 설계하였을 때보다 칩 사이즈가 감소시킨다.Regardless of the number of flip-flops that make up the register, only two flip-flops and an inverter can prevent clock generation, resulting in a smaller chip size than when designed as a counter.

Claims

A register unit comprising a plurality of flip-flops for sequentially shifting and storing data in accordance with a clock signal;

D-flip flop with initial "stop" information set to "1", inverter for inverting input clock signal, and another D for generating clock stop signal with inverted clock signal as input And a clock blocking unit comprising a flip-flop and an AND gate for logically operating the clock stop signal and the input clock signal.