KR950011034B1

KR950011034B1 - Random number generating combination logic circuit

Info

Publication number: KR950011034B1
Application number: KR1019930014784A
Authority: KR
Inventors: 김영수; 오현서; 이홍섭
Original assignee: 재단법인한국전자통신연구소; 양승택
Priority date: 1993-07-30
Filing date: 1993-07-30
Publication date: 1995-09-27
Also published as: KR950004751A

Abstract

The Boolean Function Formula is implemented by a memory so that algorithm can be changed easily. The circuit comprises a MLSRs(23-25) for shifting input signals(D0,D1,D2), a CPU(22) for generating write enable, read enable, data and address signals, and a SRAM(21) for generating random number series according to expected number stored in the SRAM , output signals of the MLSR and address signal from the CPU.

Description

Combination logic circuit for random number generation

제1도는 종래 기술인 비선형 난수 생성용 조합 논리회로도.1 is a combinational logic diagram for generating nonlinear random numbers according to the prior art.

제2도는 본 발명인 난수 생성용 조합 논리회로도.2 is a combinational logic diagram for generating random numbers according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

21 : SRAM 22 : CUP21: SRAM 22: CUP

23 내지 25 : Maximum Lengh shift Register23-25: Maximum Lengh shift Register

본 발명은 난수 생성용 조합 논리회로에 관한 것이다.The present invention relates to a combinational logic circuit for generating random numbers.

일반적으로 MLSR(Maximum Lengh Shift Register)을 사용하는 스트림 난수 생성 시스템의 구성 방법에서, 난수 생성 시스템의 선형성을 나타내는 선형 복잡도를 매우 높게 하기 위하여 MLSR들의 비선형 조합 논리 방법이 주로 사용된다. 기존의 비선형 조합 논리회로는 주기가 큰 MLSR의 출력을 앤드게이트, 배타적 OR 게이트, 멀티플렉서등으로 조합하여 부울 함수 퍼플러(Boolean Function Formular) 방법으로 회로를 구성한다.In general, in the method of constructing a stream random number generation system using the Maximum Lengh Shift Register (MLSR), a nonlinear combinatorial logic method of MLSRs is mainly used to increase the linear complexity representing the linearity of the random number generation system. Conventional nonlinear combinational logic combines the output of a long period MLSR with an AND gate, an exclusive OR gate, and a multiplexer to form a circuit using the Boolean Function Formular method.

제1도는 종래의 일반적인 비선형 난수 생성용 조합 논리회로도로서, 도면에서 11, 12는 앤드게이트, 13은 배타적 OR게이트를 각각 나타낸다.FIG. 1 is a conventional general nonlinear random number generation combinational logic diagram, where 11 and 12 represent an AND gate and 13 an exclusive OR gate, respectively.

도면에 도시한 바와 같이 일반적인 비선형 난수 생성용 조합 논리회로는, MLSR의 제1,2출력(M0,M1)을 입력으로 하여 논리곱 연산한 후 출력하는 앤드게이트(11), MLSR의 제2,3출력(M1,M2)을 입력으로 하여 논리곱 연산하여 출력하는 앤드게이트(12), 상기 두개의 앤드게이트(11,12)의 출력신호를 입력으로 하고 상기 제2출력(M1)을 다른 입력으로 하여 배타적 논리합 연산한 후 난수 생성용 수열을 출력하는 배타적 오알(OR)게이트(13)로 구성된다.As shown in the figure, a general nonlinear random number generation combined logic circuit includes an AND gate 11 for performing an AND operation on the first and second outputs M0 and M1 of the MLSR as an input, and outputting the second gate and the second and second MLML. An AND gate 12 that outputs a logical AND operation using three outputs M1 and M2 as an input, an output signal of the two AND gates 11 and 12 as an input, and the second output M1 as another input. And an exclusive OR gate 13 for outputting a random number generation sequence after performing an exclusive OR operation.

이처럼, 기존 부울 함수 퍼뮬러(Boolean Function Formular)방법을 이용한 난수 생성용 조합 논리회로는 MLSR의 출력치를 부울 게이트를 이용하여 비선형 난수 생성용 조합 논리회로를 구성함으로써 회로가 고정되어 있으므로, 논리회로 변경에 대한 융통성이 없으며 다양한 논리회로 구성이 어려운 문제점이 있다.As described above, in the conventional logic circuit for generating random numbers using the Boolean Function Formular method, since the circuit is fixed by constructing the nonlinear random number generating logic using the Boolean gate, the logic circuit is changed. There is a problem in that there is no flexibility for various logic circuits.

상기 문제점을 해결하기 위하여 본 발명은, SRAM을 이용한 2^N메모리 표현 방법으로 비선형 난수 생성용 조합 논리회로를 메모리내에 표현하여, 논리회로의 변경을 메모리내의 데이타 변경으로 대치함으로써 회로변경 및 다양한 논리회로를 구성하는 난수 생성용 조합 논리회로를 제공하는데 그 목적이 있다.In order to solve the above problems, the present invention uses a ^2N memory representation method using an SRAM to represent a combinational logic circuit for generating a nonlinear random number in a memory, and replaces a change in the logic circuit with a data change in the memory, thereby changing the circuit and various logic circuits. An object of the present invention is to provide a combinational logic circuit for generating a random number.

상기 목적을 달성하기 위하여 본 발명은, 입력클럭펄스에 따라 출력값의 비선형성을 증가시키기 위한 값인 입력신호(D0,D1,D2)를 각각 입력하여 레지스터 출력값(A0,A1,A2)을 출력하는 제1 내지 제3MLSR(Maximum Lengh Shift Register), 칩인에이블신호와 쓰기인에이블신호와 읽기 인에이블신호를 출력하고, 데이타와 어드레스 신호를 발생하여 쓰기/읽기를 가능하게 하는 CPU, 비선형 난수 생성용 수열의 예측값이 저장되어 있으며 상기 CPU의 쓰기/읽기 인에이블신호의 액티브 로우에 따라 쓰기/읽기 가능하게 되고 상기 제1 내지 제3MLSR(23 내지 25)로부터의 출력값(A0,A1,A2)을 상기 CPU로부터의 어드레스 값과 함께 입력하여 어드레스 신호에 의한 어드레스 동작에 의해 난성 생성용 수열(KS)을 생성하는 SRAM을 구비하는 것을 특징으로 한다.In order to achieve the above object, the present invention, the input signal (D0, D1, D2) which is a value for increasing the non-linearity of the output value according to the input clock pulse, respectively, and outputs the register output value (A0, A1, A2) 1 to 3 MLSR (Maximum Lengh Shift Register), CPU for outputting chip enable signal, write enable signal and read enable signal, and generating data and address signals to enable writing / reading, and to generate nonlinear random numbers. A predictive value is stored, and a write / read is possible according to the active low of the write / read enable signal of the CPU, and the output values A0, A1, A2 from the first to third MLSRs 23 to 25 are transferred from the CPU. And an SRAM for inputting together with an address value of to generate a sequence KS for generating difficulty by an address operation by an address signal.

이하, 첨부된 도면 제2도를 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to FIG. 2.

제2도는 본 발명인 SRAM을 이용한 난수 생성용 조합 논리회로도로서, 도면에서 21은 SRAM, 22는 CUP, 23 내지 25는 MLSR를 각각 나타낸다.2 is a combination logic circuit for generating random numbers using SRAM according to the present invention, in which 21 is SRAM, 22 is CUP, and 23 to 25 are MLSR, respectively.

본 발명인 난수 생성용 조합 논리회로는 도면에 도시한 바와 같이, SRAM(21)은 6167 SRAM(16384 Word×1Bit RAM)으로 구성되며 MLSR 출력(A0,A1,A2)을 SRAM의 어드레스 신호를 사용하여 출력 난수 수열(KS)를 생성한다.As shown in the figure, the combinational logic circuit for generating random numbers according to the present invention is composed of 6167 SRAMs (16384 Word x 1Bit RAM), and the MLSR outputs A0, A1, A2 are used by using an address signal of the SRAM. Generate an output random number sequence (KS).

난수 생성용 함수에 해당하는 값은 미리 예측을 하여 SRAM(21)에 저장하여 둔다. 종래 난수 생성용 조합 논리회로와 같은 동작을 하는 SRAM 내부의 데이타값은 다음과 같다.The value corresponding to the random number generation function is predicted and stored in the SRAM 21 in advance. The data values in the SRAM which operate in the same manner as the conventional random number generation combined logic circuit are as follows.

3개의 MLSR(23 내지 25)의 초기치는 입력신호(D0,D1,D2)를 통하여 입력클럭펄스(CLK)신호에 따라 입력된다.The initial values of the three MLSRs 23 to 25 are input in accordance with the input clock pulses CLK through the input signals D0, D1, and D2.

상기 입력신호(D0,D1,D2)는 CPU(22)를 데이타 버스로 활용할 수 있으며, 입력값은 MLSR(23 내지 25)의 출력치의 비선형성을 증가시키기 위한 값이며, 입력되는 이진수의 갯수는 각 MLSR의 시프트 레지스터수와 동일하다. 예를 들면, 23은 3개의 시프트 레지스터이고, 24는 5개의 시프트 레지스터이고, 25는 7개의 시프트레지스터이고 D0에는 (001), D1에는 (0100), D2에는 (0101001)을 입력하려고 하면, 입력 클럭펄스는 7개를 발생시키며 D0에는 (0000001), D1에는 (0001001), D2에는 (0101001)을 입력한다.The input signals D0, D1, and D2 may utilize the CPU 22 as a data bus, and an input value is a value for increasing nonlinearity of an output value of the MLSRs 23 to 25, and the number of binary numbers inputted is It is equal to the number of shift registers in each MLSR. For example, if 23 is 3 shift registers, 24 is 5 shift registers, 25 is 7 shift registers, and you want to enter (001) for D0, (0100) for D1, and (0101001) for D2, It generates seven clock pulses and inputs (0000001) to D0, (0001001) to D1, and (0101001) to D2.

그리고, CPU(22)의 조정신호인 칩인에이블신호(_CS), 쓰기인에이블신호(_WE)를 액티브 로우로 하여 상기 SRAM(21)을 쓰기 가능하게 활성화시키고, 이때에 데이타신호(DIN입력단자)에 SRAM(21)에 저장할 종래 비선형 난수 생성용 조합 논리회로와 같이 예측결과(10000100)를 순차적으로 상기 CPU(22)로부터의 어드레스신호(A0,A1,A2)와 함께 보냄으로써 SRAM(21)에 비선형 난수 생성용 조합 논리회로의 예측결과(10000100)를 입력저장한다. 입력신호(DIN)를 통하여 입력된 값은 CPU(22)의 조정신호인 칩인에이블신호(_CS), 읽기인에이블신호(_RE)를 액티브 요구로 하여 SRAM(21)을 읽기 가능하게 활성화시키고, MLSR(23 내지 25)의 출력신호(A0,A1,A2)가 SRAM(21)의 어드레스 신호로 동작하여 난수 생성용 수열(KS)을 생성한다. 난수 생성용 수열(KS)이 필요시마다 CPU(22)의 조정신호인 _CS, _RE를 액티브 로우로 하여 SRAM(U1)을 읽기 가능하게 활성화시키고 입력클럭펄스(CLK)에 의해 발생된 MLSR(23 내지 25)의 출력신호(A0,A1,A2)가 SRAM의 어드레스 신호로 동작하여 난수 생성용 수열(KS)을 생성한다.Then, the chip enable signal _CS and the write enable signal _WE, which are adjustment signals of the CPU 22, are made active low to enable the SRAM 21 to be writable, and at this time, the data signal (DIN input terminal). The prediction result 10000100 is sequentially sent along with the address signals A0, A1, A2 from the CPU 22 to the SRAM 21, as in the conventional nonlinear random number generation combined logic circuit to be stored in the SRAM 21. Input and store the prediction result 10000100 of the combined logic circuit for generating the nonlinear random number. The value input through the input signal DIN uses the chip enable signal _CS and the read enable signal _RE, which are adjustment signals of the CPU 22, as an active request to enable the SRAM 21 to be read-ready, and the MLSR. The output signals A0, A1, A2 of 23 to 25 operate as address signals of the SRAM 21 to generate a sequence KS for generating a random number. When the random number generation sequence KS is required, the adjustment signals _CS and _RE of the CPU 22 are made active low to enable the SRAM U1 to be readable and the MLSRs 23 to 23 generated by the input clock pulse CLK. The output signals A0, A1, A2 of 25) operate as address signals of the SRAM to generate a random number generation sequence KS.

따라서, 상기와 같은 본 발명은 난수 생성용 알고리즘(조합논리회로)의 변경을 할 경우에는 상기 기술한 동작을 반복 수행함으로써 난수 생성용 알고리즘(조합논리회로)을 쉽게 변경할 수 있으며, 기존의 부울 함수 퍼뮬러 방법의 복합한 회로를 메모리로 대치함으로써 난수 수열 생성을 보다 간결하고 다양하게 구성할 수 있는 효과가 있다.Therefore, in the present invention as described above, when the random number generation algorithm (combined logic circuit) is changed, the algorithm for random number generation (combined logic circuit) can be easily changed by repeating the above-described operation, and the existing Boolean function By replacing the complex circuit of the formula method with the memory, it is possible to more concisely and variously generate the random number sequence.

Claims

First to third MLSRs (Maximum Lengh Shift Registers) for outputting register output values A0, A1, and A2 by inputting input signals D0, D1, and D2, respectively, to increase nonlinearity of output values according to the input clock pulses. (23 to 25), the CPU 22 for outputting the chip enable signal, the write enable signal and the read enable signal, and generating data and address signals to enable writing / reading, and predicted values of the nonlinear random number generation sequence Stored and enabled to write / read according to the active low of the write / read enable signal of the CPU 22 and output values A0, A1, and A2 from the first to third MLSRs 23 to 25, respectively. And a SRAM (21) for inputting together with the address value from (22) to generate a sequence for generating difficulty (KS) by an address operation by an address signal.