KR20020096325A - 전기 도금층 형성 방법 및 장치 - Google Patents
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Abstract
전기 도금에 의해 기판 상에 도금층을 형성하는 방법 및 장치가 개시되어 있다. 기판 상에 개구 부위를 갖는 절연층을 형성한 다음 상기 개구 부위 및 절연층 상에 연속적으로 장벽층을 형성한다. 그리고, 상기 장벽층 상에 시드층을 형성하고, 상기 시드층 상에 1.60 × 10E-8 내지 1.75 × 10E-8 Ωm 정도의 비저항을 갖는 물질을 전기 도금시켜 도금층을 형성한다. 이때, 전기 도금을 위한 장치에는 블로킹부가 형성되고, 상기 블로킹부에 의해 기판 주연 부위에 제공되는 물질 이동을 블로킹한다. 따라서, 상기 개구 부위에 보이드 등과 같이 불량 발생없이 상기 전기 도금층을 형성할 수 있다.
Description
본 발명은 전기 도금층 형성 방법 및 장치에 관한 것으로서, 보다 상세하게는 전기 도금에 의해 기판 상에 구리 물질로 구성되는 구리층을 형성하는 방법 및 장치에 관한 것이다.
컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여, 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
상기 반도체 장치의 제조에 있어 주요한 기술로서 금속 배선 공정에 대한 요구도 엄격해지고 있다. 이에 따라, 상기 단위 면적당 형성되는 소자들의 밀도를 높이기 위하여 상기 금속 배선은 다층 구조로 형성된다. 상기 금속 배선은 주로 알루미늄 또는 텅스텐 물질을 사용하여 형성하고 있다. 그러나, 상기 알루미늄 또는 텅스텐 물질은 비저항이 각각 2.8 × 10E-8 Ωm 정도이고, 5.5 × 10E-8 Ωm 정도이기 때문에 상기 다층 구조의 금속 배선에는 적합하지 않다. 따라서, 최근에는 상기 비저항이 알루미늄보다 낮은 구리 물질을 사용하여 상기 금속 배선을 형성하고 있다.
상기 구리 물질을 사용하여 금속 배선을 형성하는 방법 및 장치에 대한 일 예는 미합중국 특허 제6,103,624호(issued to Nogami et al.)에 개시되어 있다.
상기 구리 물질을 사용하는 금속 배선은 주로 전기 도금에 의해 형성된다.상기 전기 도금은 상기 구리 물질을 수용하고, 상기 전기 도금을 위한 전류를 제공하는 제1전극과 상기 전기 도금이 이루어지는 기판이 놓여지고, 상기 전류를 제2전극을 포함하는 장치를 사용하여 형성한다.
도 1은 상기 전기 도금에서의 전류 밀도 분포를 나타낸다. 도 1를 참조하면, 상기 전류 밀도는 상기 기판의 중심 부위보다 상기 기판의 주연 부위에서 상대적으로 높게 형성된다.
상기 전류 밀도가 상대적으로 높게 형성될 경우 상기 구리 물질의 이동이 높아진다. 때문에, 상기 전기 도금에서는 상기 기판의 주연 부위가 상기 기판의 중심 부위보다 더 두꺼운 도금층이 형성된다.
그리고, 상기 전기 도금에서는 첨가제를 사용하여 콘택 부위나 트렌치 부위에서 상기 구리 도금층을 빠르게 형성하는 보텀-업(bottom up) 방식을 채택하고 있다. 상기 콘택 부위 또는 트렌치 부위는 설정된 패턴에 의해 다양한 형상을 갖는다. 때문에, 상기 보텀-업 방식으로 상기 다양한 형상을 갖는 모든 부위에 상기 구리 도금층을 형성할 경우에는 상기 콘택 부위 또는 트렌치 부위의 깊이보다 더 높은 두께를 갖도록 형성한다.
상기 보텀-업 방식에 있어서, 상기 기판의 주연 부위에서는 전류 밀도가 높게 형성되기 때문에 상기 구리 도금층이 더 빠르게 형성된다. 이로 인해, 상기 주연 부위에 위치하는 콘택 부위 또는 트렌치 부위에서는 상기 구리 도금층의 형성이 보텀-업 방식에 따르지 않는다. 때문에, 상기 주연 부위의 콘택 또는 트렌치에서는 그 내부에 상기 구리 도금층이 충분히 형성되지 않고, 상기 콘택 또는 트렌치 입구부위에 상기 구리 도금층이 먼저 형성된다. 따라서, 상기 콘택 부위 또는 트렌치 부위에서는 보이드(void)가 빈번하게 발생한다.
이와 같이, 상기 보이드가 발생할 경우에는 상기 구리 도금층이 금속 배선의 기능을 충분히 수행하지 못한다는 사실은 자명하다. 때문에, 상기 보이드로 인한 불량이 빈번하게 발생하고, 이로 인해 반도체 장치의 신뢰도가 저하되는 문제점을 갖는다.
그리고, 상기 구리 도금층의 형성은 상기 제1전극 및 제2전극에 7 암페어의 전류를 제공하는 제1공정 조건 또는 상기 제1전극 및 제2전극에 1암페어의 전류를 제공한 다음 7 암페어의 전류를 제공하는 제2공정 조건 등을 갖는다.
그러나, 상기 제1공정 조건으로 상기 구리 도금층을 형성할 경우에는 상기 구리 도금층이 상기 기판의 주연 부위에서 용이하게 형성되지 않는다는 것을 확인할 수 있다. 그리고, 상기 제2공정 조건으로 상기 구리 도금층을 형성할 경우에는 상기 구리 도금층의 형성에 앞서 형성한 시드층을 웨팅시키는 상황이 발생한다. 상기 웨팅은 상기 시드층의 단락을 유도하고, 이로 인한 불량이 발생함으로 확인할 수 있다.
이와 같이, 종래의 전기 도금에서는 기판 주연 부위와 기판 중심 부위에 형성되는 도금층에 차이가 있고, 콘택 부위 또는 트렌치 부위에서 보이드가 발생하기 때문에 불량이 빈번하게 발생하는 문제점이 있다. 특히, 고집적도를 요구하는 최근의 반도체 장치의 제조에 상기 전기 도금을 적용할 경우에는 상기 빈번한 불량 발생으로 인하여 상기 반도체 장치의 신뢰도가 저하된다.
본 발명의 제1목적은, 콘택 부위 또는 트렌치 부위를 포함하는 개구 부위에 보이드의 발생없이 전기 도금층을 형성하기 위한 방법을 제공하는 데 있다.
본 발명의 제2목적은, 기판의 주연 부위에 높게 형성되는 전류 밀도를 충분히 차단하기 위한 전기 도금층 형성 장치를 제공하는 데 있다.
도 1은 종래의 전기 도금층을 형성할 때 기판에 형성되는 전류 밀도의 분포를 나타내는 그래프이다.
도 2는 본 발명의 일 실시예에 따른 전기 도금층 형성 장치를 설명하기 위한 개략적인 구성도이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 전기 도금층 형성 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
20 : 장치 200 : 가공 챔버
210, 220 : 전극 230, 300 : 기판
235 : 블로킹부 240 : 플로팅 솔루션
250 : 필터 310 : 절연층
320 : 장벽층 330 : 시드층
340 : 도금층
상기 제1목적을 달성하기 위한 본 발명의 전기 도금층 형성 방법은, 기판 상에 개구 부위를 갖는 절연층을 형성하는 단계와, 상기 개구 부위 및 절연층 상에 연속적으로 장벽층을 형성하는 단계와, 상기 장벽층 상에 시드층을 형성하는 단계와, 상기 시드층 상에 1.60 × 10E-8 내지 1.75 × 10E-8 Ωm 정도의 비저항을 갖는 물질을 2 내지 6 암페어 정도의 전류 조건으로 전기 도금시켜 도금층을 형성하는 단계를 포함한다.
실시예로서, 상기 개구 부위는 0.5 내지 1.0㎛ 정도의 선폭을 갖는데, 상기 개구 부위가 0.5㎛인 것이 바람직하다. 그리고 실시예의 하나로서, 상기 장벽층은 탄탈륨 물질로 구성되는 탄탈륨 박막이다. 다른 실시예의 하나로서, 상기 장벽층은 질화탄탈륨 물질로 구성되는 질화탄탈륨 박막이다. 또 다른 실시예의 하나로서, 상기 장벽층은 상기 탄탈륨 박막과, 상기 질화탄탈륨 박막이 순차적으로 적층되는 다층 박막이다. 또한, 실시예로서 상기 도금층은 1.7 × 10E-8Ωm 정도의 비저항을 갖는 구리 물질을 사용하여 형성한다. 이외에도 상기 도금층은 1.6 × 10E-8Ωm 정도의 비저항을 갖는 물질을 사용하여 형성할 수 있다. 실시예로서, 상기 도금층을형성할 때 전류 조건은 5 암페어이다.
상기 제1목적을 달성하기 위한 본 발명의 다른 전기 도금층 형성 방법은, 기판 상에 개구 부위를 갖는 절연층을 형성하는 단계와, 상기 개구 부위 및 절연층 상에 연속적으로 장벽층을 형성하는 단계와, 상기 장벽층 상에 시드층을 형성하는 단계와, 상기 시드층 상에 1.65 × 10E-8 내지 1.75 × 10E-8 Ωm 정도의 비저항을 갖는 물질을 2 내지 6 암페어 정도의 전류 조건으로 전기 도금시켜 제1도금층을 형성하는 단계와, 상기 제1도금층 상에 상기 물질을 6 내지 9 암페어 정도의 전류 조건으로 전기 도금시켜 제2도금층을 형성하는 단계를 포함한다.
실시예로서, 상기 개구 부위는 0.5㎛ 이상의 선폭을 갖는데, 상기 개구 부위가 1.0㎛인 것이 바람직하다. 실시예의 하나로서, 상기 장벽층은 탄탈륨 물질로 구성되는 탄탈륨 박막이다. 다른 실시예의 하나로서, 상기 장벽층은 질화탄탈륨 물질로 구성되는 질화탄탈륨 박막이다. 또 다른 실시예의 하나로서, 상기 장벽층은 상기 탄탈륨 박막과, 상기 질화탄탈륨 박막이 순차적으로 적층되는 다층 박막이다. 또한, 실시예로서 상기 도금층은 1.7 × 10E-8Ωm 정도의 비저항을 갖는 구리 물질을 사용하여 형성한다. 이외에도 상기 도금층은 1.6 × 10E-8Ωm 정도의 비저항을 갖는 물질을 사용하여 형성할 수 있다. 실시예로서, 상기 제1도금층을 형성할 때 전류 조건은 5 암페어이고, 상기 제2도금층을 형성할 때 전류 조건은 7 암페어이다.
이와 같이, 상기 전류 조건들을 적절하게 제어함으로서 상기 개구 부위에 형성되는 전기 도금층을 보이드 발생없이 형성할 수 있다.
상기 제2목적을 달성하기 위한 본 발명의 전기 도금층의 형성 장치는, 가공 챔버와, 상기 가공 챔버 저부에 설치되고, 1.65 × 10E-8 내지 1.75 × 10E-8 Ωm 정도의 비저항을 갖는 물질을 수용하고, 상기 물질의 전기 도금이 가능한 전류를 제공하는 제1전극과, 상기 가공 챔버 상부에 설치되고, 상기 물질을 표면에 전기 도금하기 위한 기판이 놓여지고, 상기 기판에 상기 전기 도금이 가능한 전류를 제공하는 제2전극과, 상기 기판의 주연 부위 표면을 둘러싸도록 설치되고, 상기 전기 도금을 수행할 때 상기 전류의 제공에 의해 상기 기판의 주연 부위에 형성되는 전계를 블로킹하기 위한 블로킹 수단을 포함한다.
이와 같이, 상기 블로킹 수단을 사용함으로서 상기 기판 주연 부위에서의 전류 밀도로 인한 구리 물질의 이동을 용이하게 차단시킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 2는 상기 전기 도금층을 형상하기 위한 장치(20)를 나타낸다.
도 2를 참조하면, 상기 장치(20)는 가공 챔버(200)를 포함한다. 가공 챔버(200)에는 저부에 제1전극(210)이 설치되고, 상부에 제2전극(220)이 설치된다. 제1전극(210)은 1.7 × 10E-8 Ωm 정도의 비저항을 갖는 물질을 수용하고, 상기 전기 도금을 수행할 때 상기 물질에 전기 도금이 가능한 전류를 제공한다. 제2전극(220)은 기판(230)이 놓여지고, 상기 전기 도금을 수행할 때 기판(230)에 상기 전기 도금이 가능한 전류를 제공한다.
가공 챔버(200)에는 기판(230)이 놓여지는 부근에 기판(230)의 주연 부위 표면을 둘러싸도록 블로킹부(235)가 설치된다. 블로킹부(235)는 기판(230) 주연 부위에 면접하는 것이 아니라 일정 간격 이격되도록 설치된다. 이에 따라, 블로킹부(235)는 상기 전기 도금을 수행할 때 기판(230) 주연 부위에 형성되는 전계를 블로킹한다. 때문에, 상기 전기 도금을 수행할 때 상기 블로킹에 의해 상기 전기 도금을 위한 물질 이동을 제어하고, 기판(230) 주연 부위에 형성되는 전기 도금층의 두께를 제어한다.
그리고, 가공 챔버(200)에는 플로팅 솔루션(plating solution)(240) 및 필터(250)가 설치되어 상기 전기 도금을 수행할 때 상기 물질 이동을 적절히 제어한다.
상기 장치(30)를 사용하여 기판 상에 전기 도금층을 형성하는 방법을 살펴보면 다음과 같다.
도 3a를 참조하면, 기판(300) 상에 개구 부위(310a, 310b)를 갖는 절연층(310)을 형성한다. 절연층(310)은 산화 물질로 구성되고, 개구 부위(310a, 310b)는 사진 식각 공정을 수행하여 형성한다. 이때, 개구 부위(310a, 310b)는 콘택 및 트렌치 등과 같은 다양한 형태를 갖는다. 그리고, 개구 부위(310a, 310b)의 선폭은 0.5㎛ 또는 1.0㎛이다.
도 3b를 참조하면, 개구 부위(310a, 310b) 및 절연층(310) 상에 연속적으로 장벽층(320)을 형성한다. 장벽층(320)은 탄탈륨 물질로 구성되는 탄탈륨 박막, 질화탄탈륨 물질로 구성되는 질화탄탈륨 박막 또는 상기 탄탈륨 박막과, 상기 질화탄탈륨 박막이 순차적으로 적층되는 다층 박막 중에서 선택된다. 그리고,장벽층(320)은 스퍼터링 공정을 수행하여 형성한다. 때문에, 장벽층(320)은 개구 부위(310a, 310b) 및 절연층(310) 표면에 형성된다.
도 3c를 참조하면, 장벽층(320) 상에 시드층(330)을 형성한다. 시드층(330)은 전기 도금층의 용이한 형성에 협조하는 매개체로서, 상기 전기 도금층과 동일한 물질로 구성된다.
도 3d를 참조하면, 시드층(330) 상에 전기 도금층(340)을 형성한다. 이때, 전기 도금층(340)은 1.7 × 10E-8 Ωm 정도의 비저항을 갖는 물질로 구성된다. 이는, 상기 제1전극이 1.7 × 10E-8 Ωm 정도의 비저항을 수용하고, 상기 물질을 사용하여 전기 도금을 수행하기 때문이다.
그리고, 상기 전기 도금을 수행함에 있어 상기 제1전극 및 제2전극에 제공되는 전류는 상기 개구 부위의 선폭에 따라 조건을 달리한다. 또한, 상기 전기 도금의 조건도 상기 개구 부위의 선폭에 따라 다르다. 이를 보다 구체적으로 살펴보면 다음과 같다.
먼저, 상기 개구 부위가 0.5㎛의 선폭을 갖는 경우에는 상기 제1전극 및 제2전극에 5 암페어의 전류를 제공한다. 그리고, 한번의 공정에 의해 상기 전기 도금층을 형성한다. 이때, 상기 전기 도금층은 보텀-업 방식으로 형성하는데, 기판 주연 부위가 상기 블로킹부에 의해 블로킹되기 때문에 보이드 등과 같은 불량 발생하지 않는다.
그리고, 상기 개구 부위가 1.0㎛의 선폭을 갖는 경우에는 상기 제1전극 및 제2전극에는 5 암페어의 전류를 제공한 다음 7암페어의 전류를 제공한다. 즉, 두번의 공정에 상기 전기 도금층을 형성하는 것으로서, 상기 5 암페어의 전류를 제공하여 제1전기 도금층을 형성하고, 상기 7 암페어의 전류를 제공하여 제2전기 도금층을 형성한다. 이때, 상기 전기 도금층은 보텀-업 방식으로 형성하는데, 상기 기판 주연 부위가 상기 블로킹부에 의해 블로킹되기 때문에 보이드 등과 같은 불량 발생하지 않는다.
이어서, 상기 전기 도금층을 형성한 다음 열처리를 수행하고, 평탄화 공정을 통하여 상기 전기 도금층 표면을 평탄화시킨다. 이에 따라, 상기 전기 도금층은 금속 배선 부분이 기판 상에 남게된다.
이와 같이, 상기 전기 도금층은 특정 크기를 갖는 개구 부위에서의 용이한 형성을 도모할 수 있고, 상기 장치적 구성 및 공정 조건에 의해 보이드 등과 같은 불량의 발생을 최소화할 수 있다.
상기 전기 도금층이 구리 물질로 구성되어 구리 도금층이 형성될 경우, 사익 구리 도금층은 패턴 형성을 위한 식각이 용이하지 않다. 때문에, 상기 구리 도금층은 상기 식각에 의한 패턴이 패터닝된 구조를 갖도록 형성해야 한다. 따라서, 상기 패터닝 구조는 다마신(damascene) 방식에 의해 형성한다.
이와 같이, 상기 다마신 방식으로 형성한 패터닝 구조에 상기 구리 도금층을 형성하는 경우, 상기 장치 및 상기 공정 조건을 적용함으로서 상기 불량의 발생을 최소화할 수 있다.
실시예 1
기판 상에 개구 부위를 갖는 절연층을 형성한다. 상기 개구 부위는 다마신방식에 의해 형성된 패턴 구조를 갖는다. 그리고, 상기 개구 부위는 0.5 내지 1.0㎛ 사이의 선폭을 갖도록 형성된다. 이어서, 스퍼터링 공정을 수행하여 기판 및 개구 부위 표면에 탄탈륨 물질로 구성되는 탄탈륨 박막을 형성한다. 그리고, 탄탈륨 박막 상에 시드층을 형성한다. 이어서, 제1전극 및 제2전극에 5 암페어의 전류를 제공하는 전기 도금을 수행한다. 상기 전기 도금에 의해 상기 시드층 상에는 구리 도금층이 형성된다. 이때, 상기 구리 도금층은 개구 부위에 충분히 충전됨과 동시에 상기 시드층이 형성된 절연층 표면 상에도 충분히 형성된다. 그리고, 열처리를 수행한 다음 상기 구리 도금층 표면을 평탄화시켜 금속 배선으로 형성한다.
이때, 상기 개구 부위에 형성되는 구리 도금층은 보이드 등과 같은 불량이 발생하지 않는다. 그리고, 상기 기판의 중심 부위와 주연 부위에 형성되는 구리 도금층은 상대적으로 두께 차이가 발생하지 않는다.
실시예 2
기판 상에 개구 부위를 갖는 절연층을 형성한다. 상기 개구 부위는 다마신 방식에 의해 형성된 패턴 구조를 갖는다. 그리고, 상기 개구 부위는 0.5 내지 1.0㎛ 사이의 선폭을 갖도록 형성된다. 이어서, 스퍼터링 공정을 수행하여 기판 및 개구 부위 표면에 질화 탄탈륨 물질로 구성되는 질화 탄탈륨 박막을 형성한다. 그리고, 질화 탄탈륨 박막 상에 시드층을 형성한다. 이어서, 제1전극 및 제2전극에 5 암페어의 전류를 제공하는 전기 도금을 수행한다. 상기 전기 도금에 의해 상기 시드층 상에는 구리 도금층이 형성된다. 이때, 상기 구리 도금층은 개구 부위에 충분히 충전됨과 동시에 상기 시드층이 형성된 절연층 표면 상에도 충분히 형성된다.그리고, 열처리를 수행한 다음 상기 구리 도금층 표면을 평탄화시켜 금속 배선으로 형성한다.
이때, 상기 개구 부위에 형성되는 구리 도금층은 보이드 등과 같은 불량이 발생하지 않는다. 그리고, 상기 기판의 중심 부위와 주연 부위에 형성되는 구리 도금층은 상대적으로 두께 차이가 발생하지 않는다.
실시예 3
기판 상에 개구 부위를 갖는 절연층을 형성한다. 상기 개구 부위는 다마신 방식에 의해 형성된 패턴 구조를 갖는다. 그리고, 상기 개구 부위는 0.5 내지 1.0㎛ 사이의 선폭을 갖도록 형성된다. 이어서, 스퍼터링 공정을 수행하여 기판 및 개구 부위 표면에 탄탈륨 물질로 구성되는 탄탈륨 박막 및 질화 탄탈륨 물질로 구성되는 질화 탄탈륨 박막을 순차적으로 형성한다. 그리고, 질화 탄탈륨 박막 상에 시드층을 형성한다. 이어서, 제1전극 및 제2전극에 5 암페어의 전류를 제공하는 전기 도금을 수행한다. 상기 전기 도금에 의해 상기 시드층 상에는 구리 도금층이 형성된다. 이때, 상기 구리 도금층은 개구 부위에 충분히 충전됨과 동시에 상기 시드층이 형성된 절연층 표면 상에도 충분히 형성된다. 그리고, 열처리를 수행한 다음 상기 구리 도금층 표면을 평탄화시켜 금속 배선으로 형성한다.
이때, 상기 개구 부위에 형성되는 구리 도금층은 보이드 등과 같은 불량이 발생하지 않는다. 그리고, 상기 기판의 중심 부위와 주연 부위에 형성되는 구리 도금층은 상대적으로 두께 차이가 발생하지 않는다.
실시예 4
기판 상에 개구 부위를 갖는 절연층을 형성한다. 상기 개구 부위는 다마신 방식에 의해 형성된 패턴 구조를 갖는다. 그리고, 상기 개구 부위는 0.5㎛ 이상의 선폭을 갖도록 형성된다. 이어서, 스퍼터링 공정을 수행하여 기판 및 개구 부위 표면에 탄탈륨 물질로 구성되는 탄탈륨 박막을 형성한다. 그리고, 탄탈륨 박막 상에 시드층을 형성한다. 이어서, 상기 제1전극 및 제2전극에 5 암페어의 전류를 제공하는 전기 도금을 수행하여 제1구리 도금층을 형성한다. 그리고, 상기 제1전극 및 제2전극에 7 암페어의 전류를 제공하는 전기 도금을 수행하여 상기 제1구리 도금층 상에 제2구리 도금층을 형성한다. 따라서, 상기 전기 도금에 의해 상기 시드층 상에는 구리 도금층이 형성된다. 이때, 상기 구리 도금층은 개구 부위에 충분히 충전됨과 동시에 상기 시드층이 형성된 절연층 표면 상에도 충분히 형성된다. 그리고, 열처리를 수행한 다음 상기 구리 도금층 표면을 평탄화시켜 금속 배선으로 형성한다.
이때, 상기 개구 부위에 형성되는 구리 도금층은 보이드 등과 같은 불량이 발생하지 않는다. 그리고, 상기 기판의 중심 부위와 주연 부위에 형성되는 구리 도금층은 상대적으로 두께 차이가 발생하지 않는다.
실시예 5
기판 상에 개구 부위를 갖는 절연층을 형성한다. 상기 개구 부위는 다마신 방식에 의해 형성된 패턴 구조를 갖는다. 그리고, 상기 개구 부위는 0.5㎛ 이상의 선폭을 갖도록 형성된다. 이어서, 스퍼터링 공정을 수행하여 기판 및 개구 부위 표면에 질화 탄탈륨 물질로 구성되는 질화 탄탈륨 박막을 형성한다. 그리고, 질화 탄탈륨 박막 상에 시드층을 형성한다. 이어서, 상기 제1전극 및 제2전극에 5 암페어의 전류를 제공하는 전기 도금을 수행하여 제1구리 도금층을 형성한다. 그리고, 상기 제1전극 및 제2전극에 7 암페어의 전류를 제공하는 전기 도금을 수행하여 상기 제1구리 도금층 상에 제2구리 도금층을 형성한다. 따라서, 상기 전기 도금에 의해 상기 시드층 상에는 구리 도금층이 형성된다. 이때, 상기 구리 도금층은 개구 부위에 충분히 충전됨과 동시에 상기 시드층이 형성된 절연층 표면 상에도 충분히 형성된다. 그리고, 열처리를 수행한 다음 상기 구리 도금층 표면을 평탄화시켜 금속 배선으로 형성한다.
이때, 상기 개구 부위에 형성되는 구리 도금층은 보이드 등과 같은 불량이 발생하지 않는다. 그리고, 상기 기판의 중심 부위와 주연 부위에 형성되는 구리 도금층은 상대적으로 두께 차이가 발생하지 않는다.
실시예 6
기판 상에 개구 부위를 갖는 절연층을 형성한다. 상기 개구 부위는 다마신 방식에 의해 형성된 패턴 구조를 갖는다. 그리고, 상기 개구 부위는 0.5㎛ 이상의 선폭을 갖도록 형성된다. 이어서, 스퍼터링 공정을 수행하여 기판 및 개구 부위 표면에 탄탈륨 물질로 구성되는 탄탈륨 박막 및 질화 탄탈륨 물질로 구성되는 질화 탄탈륨 박막을 순차적으로 형성한다. 그리고, 질화 탄탈륨 박막 상에 시드층을 형성한다. 이어서, 상기 제1전극 및 제2전극에 5 암페어의 전류를 제공하는 전기 도금을 수행하여 제1구리 도금층을 형성한다. 그리고, 상기 제1전극 및 제2전극에 7 암페어의 전류를 제공하는 전기 도금을 수행하여 상기 제1구리 도금층 상에 제2구리 도금층을 형성한다. 따라서, 상기 전기 도금에 의해 상기 시드층 상에는 구리 도금층이 형성된다. 이때, 상기 구리 도금층은 개구 부위에 충분히 충전됨과 동시에 상기 시드층이 형성된 절연층 표면 상에도 충분히 형성된다. 그리고, 열처리를 수행한 다음 상기 구리 도금층 표면을 평탄화시켜 금속 배선으로 형성한다.
이때, 상기 개구 부위에 형성되는 구리 도금층은 보이드 등과 같은 불량이 발생하지 않는다. 그리고, 상기 기판의 중심 부위와 주연 부위에 형성되는 구리 도금층은 상대적으로 두께 차이가 발생하지 않는다.
이와 같이, 본 발명에 의하면 전기 도금으로 형성하는 전기 도금층을 보이드 등과 같은 불량 발생없이 용이하게 형성할 수 있다. 특히, 구리 도금층을 상기 보이드 등과 같은 불량 발생없이 용이하게 형성할 수 있기 때문에 반도체 장치의 제조에 적극적으로 응용할 수 있다. 그리고, 기판의 중심 부위에 주연 부위에 형성하는 전기 도금층의 두께 편차를 최소화할 수 있다.
따라서, 본 발명에 의하면 용이한 전기 도금층의 형성을 이루고, 이를 반도체 장치에 적용함으로서 상기 반도체 장치의 제조에 따른 신뢰도를 향상시킬 수 있는 효과를 기대할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (10)
- 기판 상에 개구 부위를 갖는 절연층을 형성하는 단계;상기 개구 부위 및 절연층 상에 연속적으로 장벽층을 형성하는 단계;상기 장벽층 상에 시드층을 형성하는 단계; 및상기 시드층 상에 1.60 × 10E-8 내지 1.75 × 10E-8 Ωm 정도의 비저항을 갖는 물질을 2 내지 6 암페어 정도의 전류 조건으로 전기 도금시켜 도금층을 형성하는 단계를 포함하는 것을 특징으로 하는 전기 도금층 형성 방법.
- 제1항에 있어서, 상기 개구 부위는 0.5 내지 1.0㎛ 정도의 선폭을 갖는 것을 특징으로 하는 전기 도금층 형성 방법.
- 제1항에 있어서, 상기 장벽층은 탄탈륨 물질로 구성되는 탄탈륨 박막, 질화탄탈륨 물질로 구성되는 질화탄탈륨 박막 및 상기 탄탈륨 박막과, 상기 질화탄탈륨 박막이 순차적으로 적층되는 다층 박막으로 구성되는 그룹 중에서 선택되는 어느 하나인 것을 특징으로 하는 전기 도금층 형성 방법.
- 제1항에 있어서, 상기 도금층은 1.7 × 10E-8 Ωm 정도의 비저항을 갖는 구리 물질로 구성되는 구리층인 것을 특징으로 하는 전기 도금층 형성 방법.
- 기판 상에 개구 부위를 갖는 절연층을 형성하는 단계;상기 개구 부위 및 절연층 상에 연속적으로 장벽층을 형성하는 단계;상기 장벽층 상에 시드층을 형성하는 단계;상기 시드층 상에 1.65 × 10E-8 내지 1.75 × 10E-8 Ωm 정도의 비저항을 갖는 물질을 2 내지 6 암페어 정도의 전류 조건으로 전기 도금시켜 제1도금층을 형성하는 단계; 및상기 제1도금층 상에 상기 물질을 6 내지 9 암페어 정도의 전류 조건으로 전기 도금시켜 제2도금층을 형성하는 단계를 포함하는 것을 특징으로 하는 전기 도금층 형성 방법.
- 제5항에 있어서, 상기 개구 부위는 0.5㎛ 이상의 선폭을 갖는 것을 특징으로 하는 전기 도금층 형성 방법.
- 제5항에 있어서, 상기 장벽층은 탄탈륨 물질로 구성되는 탄탈륨 박막, 질화탄탈륨 물질로 구성되는 질화탄탈륨 박막 및 상기 탄탈륨 박막과, 상기 질화탄탈륨 박막이 순차적으로 적층되는 다층 박막으로 구성되는 그룹 중에서 선택되는 어느 하나인 것을 특징으로 하는 전기 도금층 형성 방법.
- 제5항에 있어서, 상기 제1도금층 및 제2도금층은 1.7 × 10E-8 Ωm 정도의 비저항을 갖는 구리 물질로 구성되는 구리층인 것을 특징으로 하는 전기 도금층 형성 방법.
- 가공 챔버;상기 가공 챔버 저부에 설치되고, 1.65 × 10E-8 내지 1.75 × 10E-8 Ωm 정도의 비저항을 갖는 물질을 수용하고, 상기 물질의 전기 도금이 가능한 전류를 제공하는 제1전극;상기 가공 챔버 상부에 설치되고, 상기 물질을 표면에 전기 도금하기 위한 기판이 놓여지고, 상기 기판에 상기 전기 도금이 가능한 전류를 제공하는 제2전극; 및상기 기판의 주연 부위 표면을 둘러싸도록 설치되고, 상기 전기 도금을 수행할 때 상기 전류의 제공에 의해 상기 기판의 주연 부위에 형성되는 전계를 블로킹하기 위한 블로킹 수단을 포함하는 것을 특징으로 하는 전기 도금층 형성 장치.
- 제9항에 있어서, 상기 블로킹 수단은 테프론 재질로 구성되는 것을 특징으로 하는 전기 도금층 형성 장치.
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| US6297155B1 (en) * | 1999-05-03 | 2001-10-02 | Motorola Inc. | Method for forming a copper layer over a semiconductor wafer |
| JP2001135721A (ja) * | 1999-11-04 | 2001-05-18 | Sony Corp | 半導体装置およびその製造方法 |
| JP3488193B2 (ja) * | 2000-09-26 | 2004-01-19 | 森田化学工業株式会社 | 銅薄膜のメッキ方法 |
-
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100842857B1 (ko) * | 2006-06-30 | 2008-07-02 | 후지쯔 가부시끼가이샤 | 도금 방법 |
| CN115986006A (zh) * | 2022-12-28 | 2023-04-18 | 通威太阳能（成都）有限公司 | 一种太阳电池及其制备方法 |
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