KR20020095911A - Method for manufacturing cmos - Google Patents
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Abstract
Description
본 발명은 시모스(Complementary Metal Oxide Semi Conductor : CMOS)의 제조 방법에 관한 것으로, 특히 NMOS 영역에는 NMOS용 금속 게이트 그리고 PMOS 영역에는 PMOS용 금속 게이트로 이루어진 듀얼(Dual) 금속 게이트를 형성하여 소자의 집적화 및 특성을 향상시키는 CMOS의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a CMOS (Complementary Metal Oxide Semi Conductor (CMOS)), in particular, to form an integrated device by forming a dual metal gate consisting of an NMOS metal gate in the NMOS region and a PMOS metal gate in the PMOS region And a method for manufacturing a CMOS for improving the characteristics.
일반적으로 CMOS는 소비 전력이 우수한 PMOS와, 고속 동작이 가능한 NMOS를 대칭으로 구성한 것으로, 집적도가 낮고 제조공정이 복잡하다는 면에서는 나쁘지만 소비 전력이 아주 적다는 특성을 가지고 있다.In general, CMOS is a symmetrical configuration of PMOS with high power consumption and NMOS capable of high-speed operation. However, CMOS has a low power consumption due to its low density and complicated manufacturing process.
상기 CMOS의 게이트 전극을 주로 고융점, 박막형성의 용이성, 선 패턴(Pattern)의 용이성, 산화 분위기에 대한 안정성 및 평탄한 표면형성 등과 같은 특성을 갖는 다결정 실리콘층으로 형성한다.The gate electrode of the CMOS is mainly formed of a polycrystalline silicon layer having characteristics such as high melting point, ease of thin film formation, ease of line pattern, stability to an oxidizing atmosphere, and flat surface formation.
상기 다결정 실리콘 게이트 전극을 CMOS에 사용함에 있어서, 처음에는 NMOS 및 PMOS 영역에 모두 n+-다결정 실리콘을 사용했으나, PMOS 영역에서는 카운트 도핑(Count doping)에 의한 버리드 채널(Buried channel)이 형성되므로 숏(Short) 채널 효과 및 누설전류가 증대된다.In using the polycrystalline silicon gate electrode in CMOS, initially n + -polycrystalline silicon was used in both the NMOS and PMOS regions, but a buried channel is formed in the PMOS region by count doping. Short channel effect and leakage current are increased.
상기 문제점을 극복하기 위해 NMOS 영역에는 n+-다결정 실리콘을 형성하고, PMOS 영역에는 p+-다결정 실리콘을 형성하는 듀얼-다결정 실리콘 게이트 전극을 형성하여 NMOS 및 PMOS 영역에 모두 표면 채널을 형성한다.In order to overcome the above problems, n + -polycrystalline silicon is formed in the NMOS region and dual + polycrystalline silicon gate electrodes are formed in the PMOS region to form surface channels in both the NMOS and PMOS regions.
종래의 CMOS 제조 방법은 도 1a에서와 같이, 듀얼-다결정 실리콘 게이트 전극의 CMOS 제조 방법으로, 소자분리 영역에 소자분리막(13)이 형성된 반도체 기판(11) 표면내의 소정 영역에 이온 주입 공정 등을 이용하여 선택적으로 불순물을 주입하고, 드라이브-인(Drive-in) 공정을 통해 p형 웰(15)과 n형 웰(17)을 형성한다.The conventional CMOS fabrication method is a CMOS fabrication method of a dual-polycrystalline silicon gate electrode, as shown in FIG. 1A. Impurities are selectively implanted, and the p-type well 15 and the n-type well 17 are formed through a drive-in process.
도 1b에서와 같이, 상기 반도체 기판(11) 상에 열 산화 공정으로 제 1 산화막(19)을 성장시킨 후, 전면에 문턱전압 조절 이온을 주입한다.As shown in FIG. 1B, after the first oxide film 19 is grown on the semiconductor substrate 11 by a thermal oxidation process, threshold voltage control ions are implanted into the entire surface.
도 1c에서와 같이, 상기 제 1 산화막(19)을 제거하고, 전면에 제 2 산화막(21)과 도핑(Doping)되지 않는 다결정 실리콘층(23)을 형성한다.As shown in FIG. 1C, the first oxide film 19 is removed, and a polycrystalline silicon layer 23 that is not doped with the second oxide film 21 is formed on the entire surface.
그리고, 상기 다결정 실리콘층(23) 상에 제 1 감광막(도시하지 않음)을 도포한 후, 상기 제 1 감광막을 상기 p형 웰(15) 상측에만 제거되도록 선택적으로 노광 및 현상한다.After applying a first photoresist film (not shown) on the polycrystalline silicon layer 23, the first photoresist film is selectively exposed and developed to be removed only above the p-type well 15.
그 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 사용하여 상기 다결정 실리콘층(23)에 인(P) 이온 또는 비소(As) 이온의 n형 이온을 주입하고, 상기 제 1 감광막을 제거한다.Thereafter, n-type ions of phosphorus (P) ions or arsenic (As) ions are implanted into the polycrystalline silicon layer 23 using the selectively exposed and developed first photoresist film as a mask, and the first photoresist film is Remove
이어, 상기 다결정 실리콘층(23) 상에 제 2 감광막(도시하지 않음)을 도포한 후, 상기 제 2 감광막을 상기 n형 웰(17) 상측에만 제거되도록 선택적으로 노광 및 현상한다.Subsequently, after applying a second photoresist film (not shown) on the polycrystalline silicon layer 23, the second photoresist film is selectively exposed and developed to be removed only on the n-type well 17.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 사용하여상기 다결정 실리콘층(23)에 붕소(B) 이온 또는 BF2이온의 p형 이온을 주입하고, 상기 제 2 감광막을 제거한다.Then, using the selectively exposed and developed second photosensitive film as a mask, p-type ions of boron (B) ions or BF 2 ions are implanted into the polycrystalline silicon layer 23, and the second photosensitive film is removed.
도 1d에서와 같이, 상기 선택적으로 이온이 주입된 다결정 실리콘층(23) 상에 금속층(29)과 제 3 감광막(도시하지 않음)을 순차적으로 형성한다.As shown in FIG. 1D, a metal layer 29 and a third photoresist layer (not shown) are sequentially formed on the polycrystalline silicon layer 23 to which the ions are selectively implanted.
그리고, 상기 제 3 감광막을 상기 각 p형 웰(15)과 n형 웰(17) 상측의 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.The third photoresist film is selectively exposed and developed so that the third photoresist film remains only at a portion where a gate electrode above each of the p-type wells 15 and n-type wells 17 is to be formed.
그 후, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 상기 금속층(29), 다결정 실리콘층(23) 및 제 2 산화막(21)을 선택 식각하여 상기 각 p형 웰(15)과 n형 웰(17) 상측에 상기 제 2 산화막(21)의 게이트 산화막과 게이트 전극(31)을 형성하고, 상기 제 3 감광막을 제거한다.Thereafter, the metal layer 29, the polycrystalline silicon layer 23, and the second oxide film 21 are selectively etched using the selectively exposed and developed third photoresist film as a mask to form the respective p-type wells 15 and n-type films. A gate oxide film and a gate electrode 31 of the second oxide film 21 are formed on the well 17, and the third photoresist film is removed.
여기서, 상기 게이트 전극(31)은 상기 다결정 실리콘층(23)과 금속층(29)이 적층되어 형성된다.The gate electrode 31 is formed by stacking the polycrystalline silicon layer 23 and the metal layer 29.
도 1e에서와 같이, 상기 게이트 전극(31)을 포함한 전면에 제 4 감광막(도시하지 않음)을 도포한 후, 상기 제 4 감광막을 상기 n형 웰(17)의 상부에만 남도록 선택적으로 노광 및 현상한다.As shown in FIG. 1E, after applying a fourth photoresist film (not shown) on the entire surface including the gate electrode 31, selectively exposing and developing the fourth photoresist film so as to remain only on the n-type well 17. do.
그리고, 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 이용하여 저농도의 n형 불순물 이온의 주입 및 드라이브-인 공정을 실시하므로 상기 게이트 전극(31) 양측의 p형 웰(15) 표면 내에 저농도 n형 불순물 영역(33)을 형성하고 상기 제 4 감광막을 제거한다.In addition, since the selectively exposed and developed fourth photoresist film is used as a mask, a low concentration of n-type impurity ions is implanted and a drive-in process is performed so that the concentration is low in the surface of the p-type well 15 on both sides of the gate electrode 31. An n-type impurity region 33 is formed and the fourth photosensitive film is removed.
이어, 전면에 제 5 감광막(도시하지 않음)을 도포하고, 상기 제 5 감광막을 p형 웰(15)의 상부에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 5 감광막을 마스크로 이용하여 저농도의 p형 불순물 이온의 주입 및 드라이브-인 공정을 실시하므로 상기 게이트 전극(31) 양측의 n형 웰(17) 표면 내에 저농도 p형 불순물 영역(35)을 형성하고 상기 제 5 감광막을 제거한다.Subsequently, a fifth photoresist film (not shown) is applied to the entire surface, and the fifth photoresist film is selectively exposed and developed so that only the upper portion of the p-type well 15 remains, and then the selectively exposed and developed fifth photoresist film is applied. A low concentration p-type impurity region 35 is formed in the surface of the n-type well 17 on both sides of the gate electrode 31 by performing a implantation and drive-in process of low concentration p-type impurity ions using a mask. Remove the photoresist.
그리고, 상기 게이트 전극(31)을 포함한 전면에 질화막을 형성하고, 에치백(Etch Back)하여 상기 게이트 전극(31) 양측의 반도체 기판(11)상에 질화막 스페이서(Spacer)(37)를 형성한다.A nitride film is formed on the entire surface including the gate electrode 31 and etched back to form a nitride film spacer 37 on the semiconductor substrate 11 on both sides of the gate electrode 31. .
그후, 상기 질화막 스페이서(37)를 포함한 전면에 제 6 감광막(도시하지 않음)을 도포하고, 상기 제 6 감광막을 상기 n형 웰(17) 상부에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 6 감광막을 마스크로 이용하여 고농도 n형 불순물 이온을 주입 및 드라이브-인 공정을 실시하므로 상기 질화막 스페이서(37)를 포함한 게이트 전극(31) 양측의 p형 웰(15) 표면 내에 고농도 n형 불순물 영역(39)을 형성한 다음, 상기 제 6 감광막을 제거한다.Thereafter, a sixth photosensitive film (not shown) is applied to the entire surface including the nitride film spacer 37, and the sixth photosensitive film is selectively exposed and developed to remain only on the n-type well 17, and then selectively A high concentration of n-type impurity ions are implanted and drive-in using the exposed and developed sixth photoresist film as a mask, so that the p-type well 15 on both sides of the gate electrode 31 including the nitride spacer 37 is formed. After the high concentration n-type impurity region 39 is formed, the sixth photosensitive film is removed.
그리고, 전면에 제 7 감광막(도시하지 않음)을 도포하고, 상기 제 7 감광막을 상기 p형 웰(15)상부에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 7 감광막을 마스크로 이용하여 고농도 p형 불순물 이온을 주입 및 드라이브-인 공정을 실시하므로 상기 질화막 스페이서(37)를 포함한 게이트 전극(31) 양측의 n형 웰(17) 표면 내에 고농도 p형 불순물 영역(41)을 형성한 다음, 상기 제 7 감광막을 제거한다.Then, a seventh photosensitive film (not shown) is coated on the entire surface, and the seventh photosensitive film is selectively exposed and developed so that only the upper portion of the p-type well 15 remains, and then the selectively exposed and developed seventh photosensitive film is applied. Since a high concentration of p-type impurity ions is implanted and drive-in using a mask, a high concentration of p-type impurity region 41 is formed in the surface of n-type well 17 on both sides of the gate electrode 31 including the nitride spacer 37. After forming the film, the seventh photosensitive film is removed.
여기서, 상기 p형 웰(15) 표면 내에 저농도 및 고농도 n형 불순물 영역(33,39)의 형성으로 n형 소오스/드레인 영역을 형성하고, 상기 n형 웰(17) 표면내에 저농도 및 고농도 p형 불순물 영역(35,41)의 형성으로 p형 소오스/드레인 영역을 형성한다.Here, the n-type source / drain regions are formed by the formation of the low concentration and the high concentration n-type impurity regions 33 and 39 in the surface of the p-type well 15, and the low concentration and the high concentration p-type in the surface of the n-type well 17. The impurity regions 35 and 41 are formed to form a p-type source / drain region.
그러나 종래의 CMOS의 제조 방법은 듀얼-다결정 실리콘 게이트 전극을 형성하기 때문에 다음과 같은 이유에 의해 소자의 특성이 저하되는 문제점이 있었다.However, in the conventional CMOS manufacturing method, since the dual-polycrystalline silicon gate electrode is formed, there is a problem that the characteristics of the device are deteriorated due to the following reasons.
첫째, PMOS 영역의 p+-다결정 실리콘 게이트 전극에서 게이트 산화막 부위에 붕소의 활성화가 이루어지지 않는 등의 이유에 의해 CMOS의 다결정 실리콘 게이트 전극에서 게이트 공핍 효과(Gate deletion effect)가 발생되어 반전 캐패시턴스를 감소시키고 문턱전압을 증가시킨다.First, the gate deletion effect occurs in the polycrystalline silicon gate electrode of CMOS due to the lack of boron activation in the gate oxide region of the p + -polycrystalline silicon gate electrode in the PMOS region. Decrease and increase the threshold voltage.
둘째, 상기 p+-다결정 실리콘 게이트 전극 내에 잔존하는 붕소 이온이 상기 게이트 산화막을 통과하여 반도체 기판의 채널 영역으로 확산하는 붕소 침투 현상이 발생되어 플랫 밴드(Flat band) 전압 및 문턱전압을 변화시키고 지오아이(Gate Oxide Integrality : GOI) 특성을 저하시킨다.Second, boron infiltration, in which boron ions remaining in the p + -polycrystalline silicon gate electrode pass through the gate oxide layer and diffuses into the channel region of the semiconductor substrate, occurs, thereby changing the flat band voltage and the threshold voltage. Decreases the property of the Eye Oxide Integrality (GOI).
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 NMOS 영역에는 NMOS용 금속 게이트 그리고 PMOS 영역에는 PMOS용 금속 게이트로 이루어진 듀얼 금속 게이트를 형성하기 때문에 게이트 전극 형성 시 도핑 공정을 사용하지 않아 종래의 듀얼-다결정 실리콘 게이트 전극에서 발생한 게이트 공핍화 및 붕소 침투 현상을 방지하는 CMOS의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and since the dual metal gate is formed of the NMOS metal gate in the NMOS region and the PMOS metal gate in the PMOS region, a dual doping process is not used when forming the gate electrode. It is an object of the present invention to provide a method for fabricating CMOS that prevents gate depletion and boron penetration in a polycrystalline silicon gate electrode.
도 1a 내지 도 1e는 종래 기술에 따른 CMOS의 제조 방법을 나타낸 공정 단면도1A to 1E are cross-sectional views illustrating a method of manufacturing a CMOS according to the prior art.
도 2a 내지 도 2h는 본 발명의 실시 예에 따른 CMOS의 제조 방법을 나타낸 공정 단면도2A through 2H are cross-sectional views illustrating a method of manufacturing a CMOS according to an exemplary embodiment of the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
11, 51 : 반도체 기판 13, 53 : 소자분리막11, 51: semiconductor substrate 13, 53: device isolation film
15, 55 : p형 웰 17, 57 : n형 웰15, 55: p-type well 17, 57: n-type well
19, 59 : 제 1 산화막 60 : 제 2 감광막19, 59: 1st oxide film 60: 2nd photosensitive film
21 : 제 2 산화막 61 : 에피택셜층21: second oxide film 61: epitaxial layer
63 : 게이트 절연막 65 : NMOS용 게이트 전극63 gate insulating film 65 gate electrode for NMOS
23, 63 : 다결정 실리콘층 29 : 금속층23, 63 polycrystalline silicon layer 29 metal layer
31 : 게이트 전극 33, 67 : 저농도 n형 불순물 영역31: gate electrode 33, 67: low concentration n-type impurity region
35, 69 : 저농도 p형 불순물 영역 37, 71 : 질화막 스페이서35, 69: low concentration p-type impurity region 37, 71: nitride film spacer
39, 73 : 고농도 n형 불순물 영역 41, 75 : 고농도 p형 불순물 영역39, 73: high concentration n-type impurity region 41, 75: high concentration p-type impurity region
77 : 층간 절연막 79 : 제 9 감광막77 interlayer insulating film 79 ninth photosensitive film
81 : PMOS용 게이트 전극81: gate electrode for PMOS
본 발명의 CMOS의 제조 방법은 제 1, 제 2 도전형 웰이 형성된 반도체 기판을 마련하는 단계, 상기 제 2 도전형 웰 상에 에피택셜층을 형성하는 단계, 상부구조물상에 게이트 절연막과 제 2 도전형 제 1 금속층을 순차적으로 형성하는 단계, 상기 게이트 절연막과 제 1 금속층을 선택 식각하여 상기 각 제 1, 제 2 도전형 웰 상측에 제 2 도전형 금속 게이트 전극을 형성하는 단계, 상기 제 2 도전형 금속 게이트 전극 양측의 제 1 도전형 웰 표면 내에 제 2 도전형 소오스/드레인 영역을 형성하고, 상기 제 2 도전형 금속 게이트 전극 양측의 제 2 도전형 웰 표면 내에 제 1 도전형 소오스/드레인 영역을 형성하는 단계, 상기 제 2 도전형 금속 게이트 전극을 포함한 반도체 기판 상에 층간 절연막을 형성하는 단계, 상기 층간 절연막을 전면 식각하여 상기 제 2 도전형 웰 상측의 제 2 도전형 금속 게이트 전극을 노출시키는 단계, 상기 노출된 제 2 도전형 웰 상측의 제 2 도전형 금속 게이트 전극을 제거하는 단계, 상부구조물 상에 제 1 도전형 제 2 금속층을 형성하는 단계 및 상기 층간 절연막 상측의 제 2 금속층을 전면 식각하여 제 2 도전형 웰 상측에 제 1 도전형 금속 게이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.The method of manufacturing a CMOS according to the present invention includes the steps of providing a semiconductor substrate having first and second conductive wells formed thereon, forming an epitaxial layer on the second conductive wells, and forming a gate insulating film and a second insulating film on the upper structure. Sequentially forming a conductive first metal layer, and selectively etching the gate insulating layer and the first metal layer to form a second conductive metal gate electrode on each of the first and second conductive wells, and the second A second conductive source / drain region is formed in the first conductive well surface on both sides of the conductive metal gate electrode, and the first conductive source / drain is formed in the second conductive well surface on both sides of the second conductive metal gate electrode. Forming an area, forming an interlayer insulating film on the semiconductor substrate including the second conductive metal gate electrode, and etching the entire surface of the interlayer insulating film to form the region; Exposing an upper second conductive metal gate electrode, removing the second conductive metal gate electrode on the exposed second conductive well, forming a first conductive second metal layer on the superstructure. And etching the entire surface of the second metal layer above the interlayer insulating layer to form a first conductive metal gate electrode on the second conductive well.
상기와 같은 본 발명에 따른 CMOS의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings a preferred embodiment of a method for manufacturing a CMOS according to the present invention as follows.
도 2a 내지 도 2h는 본 발명의 실시 예에 따른 CMOS의 제조 방법을 나타낸 공정 단면도이다.2A to 2H are cross-sectional views illustrating a method of manufacturing a CMOS according to an exemplary embodiment of the present invention.
본 발명의 실시 예에 따른 CMOS 제조 방법은 도 2a에서와 같이, 소자분리 영역에 소자분리막(53)이 형성된 반도체 기판(51) 표면내의 소정 영역에 이온 주입 공정 등을 이용하여 선택적으로 불순물을 주입하고, 드라이브-인(Drive-in) 공정을 통해 p형 웰(55)과 n형 웰(57)을 형성한다.In the CMOS fabrication method according to the embodiment of the present invention, as shown in FIG. 2A, impurities are selectively implanted into a predetermined region in the surface of the semiconductor substrate 51 where the device isolation layer 53 is formed in the device isolation region using an ion implantation process or the like. The p-type well 55 and the n-type well 57 are formed through a drive-in process.
도 2b에서와 같이, 상기 반도체 기판(51) 상에 열 산화 공정으로 제 1 산화막(59)을 성장시킨 후, 상기 제 1 산화막(59) 상에 제 1 감광막(도시하지 않음)을 도포한다.As shown in FIG. 2B, after the first oxide film 59 is grown on the semiconductor substrate 51 by a thermal oxidation process, a first photosensitive film (not shown) is coated on the first oxide film 59.
그리고, 상기 제 1 감광막을 상기 p형 웰(55) 상측에만 제거되도록 선택 노광 및 현상하고, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 p형 웰(55)에 문턱전압 조절 이온을 주입한 다음, 상기 제 1 감광막을 제거한다.And selectively exposing and developing the first photoresist film so as to be removed only above the p-type well 55, and applying threshold voltage control ions to the p-type well 55 using the selectively exposed and developed first photoresist film as a mask. After the injection, the first photosensitive film is removed.
도 2c에서와 같이, 상기 제 1 산화막(59) 상에 제 2 감광막(60)을 도포하고, 상기 제 2 감광막(60)을 상기 p형 웰(55) 상측에만 남도록 선택 노광 및 현상한다.As shown in FIG. 2C, the second photoresist layer 60 is coated on the first oxide layer 59, and the second photoresist layer 60 is selectively exposed and developed to remain only above the p-type well 55.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막(60)을 마스크로 상기 n형 웰(57) 상의 제 1 산화막(59)을 제거한다.The first oxide film 59 on the n-type well 57 is removed using the selectively exposed and developed second photosensitive film 60 as a mask.
도 2d에서와 같이, 상기 제 2 감광막(60)을 제거하고, 상기 제 1 산화막(59)을 베리어(Barrier)로 전면에 에스이지(Selective Epitaxial Growth : SEG) 공정을 실시하여 상기 n형 웰(57) 상에 에피택셜(Epitaxial)층(61)을 300 ∼ 700Å의 두께로 성장시킨다.As shown in FIG. 2D, the second photoresist layer 60 is removed, and an n-type well (SEG) process is performed on the entire surface of the first oxide layer 59 with a barrier. The epitaxial layer 61 is grown to a thickness of 300 to 700 GPa on the layer 57).
그리고, 상기 제 1 산화막(59)을 제거하고, 전면에 제 3 감광막(도시하지 않음)을 도포한다.Then, the first oxide film 59 is removed, and a third photosensitive film (not shown) is applied to the entire surface.
이어, 상기 제 3 감광막을 상기 p형 웰(55) 상측에만 남도록 선택 노광 및 현상하고, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 상기 n형 웰(57)에 문턱전압 조절 이온을 주입한 다음, 상기 제 3 감광막을 제거한다.Subsequently, the third photoresist film is selectively exposed and developed to remain only above the p-type well 55, and the threshold voltage control ions are implanted into the n-type well 57 using the selectively exposed and developed third photoresist film as a mask. Then, the third photosensitive film is removed.
여기서, 상기 SEG 공정은 엘피시브이디(Low Pressure Chemical Vapour Deposition : LPCVD) 또는 유에이치브이 시브이디(Ultra High Vacuum Chemical Vapour Deposition : UHV CVD) 공정을 사용한다.Here, the SEG process uses a low pressure chemical vapor deposition (LPCVD) or a high high vacuum chemical vapor deposition (UHV CVD) process.
상기 LPCVD는 800 ∼ 900℃의 온도에서 수 ∼ 수백 Torr의 압력을 유지하며 수소(H) 가스를 캐리어(Carrier) 가스로 사용하고, 10 ∼ 500 sccm 유량의 SiH2Cl2및 HCl 가스를 반응가스로 사용하여 1 ∼ 5분 동안 H2베이크(Bake) 공정을 진행하는 것이다.The LPCVD maintains a pressure of several hundreds to hundreds of torr at a temperature of 800 to 900 ° C. and uses hydrogen (H) gas as a carrier gas, and SiH 2 Cl 2 and HCl gas at a flow rate of 10 to 500 sccm are reacted gases. By using the H 2 bake (bak) process for 1 to 5 minutes.
상기 LPCVD 공정에서 에피택셜층의 성정 공정 전에 세정 공정을 익스-슈트(Ex-situ) 또는 인(In)-슈트의 두 가지 방식으로 진행한다. 먼저 상기 익스-슈트 세정은 습식세정으로서 유기물 및 산화막의 제거를 그 목적으로 하고, 상기 인-슈트 세정은 상기 LPCVD 장비내에 웨이퍼(Wafer)를 투입한 후, 에패택셜층 성장 전에 자연산화막을 제거하는 것을 목적으로, H2분위기에서 800 ∼ 1100℃에서 수분 정도 베이크 공정을 진행한다.In the LPCVD process, the cleaning process is performed in two ways, either ex-situ or in-suit, before the epitaxial layer is formed. First, the ex-chute cleaning is intended to remove organic materials and oxide films as wet cleaning, and the in-suit cleaning is performed by inserting a wafer into the LPCVD apparatus, and then removing the natural oxide film before growing the epitaxial layer. For that purpose, the baking process is performed at about 800 to 1100 ° C. in a H 2 atmosphere.
그리고 상기 UHV CVD 공정 조건은 400 ∼ 800℃의 온도범위에서 수 mTorr∼ 수 Torr의 압력으로 유지하며, Si2H6및 Cl2가스를 수 ∼ 수십 sccm으로 설정한다.And the UHV CVD process conditions are maintained at a pressure of several mTorr to several Torr in the temperature range of 400 ~ 800 ℃, Si 2 H 6 and Cl 2 gas is set to several to several tens sccm.
또한, 다른 방법으로 도핑된 에피택셜층을 사용하는 경우 상기 n형 웰(57)도핑 농도와 같은 도핑농도를 갖는 에피택셜층을 성장시키기 위하여 도핑가스로서 PH3또는 AsH3를 사용하고, 그 유량은 LPCVD인 경우 50 ∼ 400 sccm로 하고, UHV CVD인 경우 더 낮은 유량으로 하며, 성장속도는 50 ∼ 300Å/min으로 하여 최종 상기 에피택셜층(61)의 도핑 농도가 1E17 ∼ 1E18이 되도록 한다.In addition, when using an epitaxial layer doped by another method, PH 3 or AsH 3 is used as a doping gas to grow an epitaxial layer having the same doping concentration as that of the n-type well 57. 50 to 400 sccm for LPCVD, lower flow rate for UHV CVD, and a growth rate of 50 to 300 kW / min so that the doping concentration of the final epitaxial layer 61 is 1E17 to 1E18.
도 2e에서와 같이, 전면에 30 ∼ 100Å 두께의 게이트 절연막(63)과 1000 ∼ 3000Å 두께의 NMOS용 금속층을 순차적으로 형성한다.As shown in FIG. 2E, the gate insulating film 63 having a thickness of 30 to 100 GHz and the metal layer for NMOS having a thickness of 1000 to 3000 Å are sequentially formed on the entire surface.
그리고, 상기 NMOS용 금속층 상에 제 4 감광막(도시하지 않음)을 도포한 후, 상기 제 4 감광막을 상기 각 p형 웰(55)과 n형 웰(57) 상측의 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.After applying a fourth photoresist film (not shown) on the metal layer for NMOS, the fourth photoresist film is applied only to a portion where the gate electrodes on the upper portions of the p-type wells 55 and n-type wells 57 are to be formed. It is selectively exposed and developed to remain.
그 후, 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 상기 NMOS용 금속층과 게이트 절연막(63)을 선택 식각하여 상기 각 p형 웰(55)과 n형 웰(57) 상측에 NMOS용 게이트 전극(65)을 형성하고, 상기 제 4 감광막을 제거한다.Thereafter, the NMOS metal layer and the gate insulating layer 63 are selectively etched using the selectively exposed and developed fourth photoresist layer as a mask, and an NMOS gate is disposed on the p-type wells 55 and n-type wells 57. An electrode 65 is formed and the fourth photosensitive film is removed.
여기서, 상기 게이트 절연막(63)을 실리콘 산화막, 질산화막 및 고유전율막 중 하나의 층으로 형성한다.Here, the gate insulating film 63 is formed of one of a silicon oxide film, a nitride oxide film and a high dielectric constant film.
그리고, 상기 NMOS용 게이트 전극(65)을 페르미(Fermi) 에너지가 실리콘의 컨덕션 밴드(Conduction band) 근처에 존재하는 4.2eV 이하의 일함수를 갖는 금속물질로 형성한다.The NMOS gate electrode 65 is formed of a metal material having a work function of 4.2 eV or less in which Fermi energy exists near a conduction band of silicon.
도 2f에서와 같이, 상기 NMOS용 게이트 전극(65)을 포함한 전면에 제 5 감광막(도시하지 않음)을 도포한 후, 상기 제 5 감광막을 상기 n형 웰(57)의 상부에만남도록 선택적으로 노광 및 현상한다.As shown in FIG. 2F, after applying a fifth photoresist film (not shown) on the entire surface including the NMOS gate electrode 65, the fifth photoresist film is selectively left so as to remain only on the n-type well 57. Exposure and development.
그리고, 상기 선택적으로 노광 및 현상된 제 5 감광막을 마스크로 이용하여 저농도의 n형 불순물 이온의 주입 및 드라이브-인 공정을 실시하므로 상기 NMOS용 게이트 전극(65) 양측의 p형 웰(55) 표면 내에 저농도 n형 불순물 영역(67)을 형성하고 상기 제 5 감광막을 제거한다.In addition, since the selectively exposed and developed fifth photoresist film is used as a mask, a low concentration of n-type impurity ions are implanted and drive-in, so that the surface of the p-type well 55 on both sides of the NMOS gate electrode 65 is formed. A low concentration n-type impurity region 67 is formed therein and the fifth photosensitive film is removed.
이어, 전면에 제 6 감광막(도시하지 않음)을 도포하고, 상기 제 6 감광막을 p형 웰(55)의 상부에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 6 감광막을 마스크로 이용하여 저농도의 p형 불순물 이온의 주입 및 드라이브-인 공정을 실시하므로 상기 NMOS용 게이트 전극(65) 양측의 n형 웰(57) 표면 내에 저농도 p형 불순물 영역(69)을 형성하고 상기 제 6 감광막을 제거한다.Subsequently, a sixth photoresist film (not shown) is coated on the entire surface, and the sixth photoresist film is selectively exposed and developed so that only the upper portion of the p-type well 55 remains, and then the selectively exposed and developed sixth photoresist film is applied. Since a low concentration of p-type impurity ions is implanted and drive-in using a mask, a low concentration of p-type impurity region 69 is formed in the surface of n-type well 57 on both sides of the NMOS gate electrode 65. The sixth photosensitive film is removed.
그리고, 상기 NMOS용 게이트 전극(65)을 포함한 전면에 질화막을 형성하고, 에치백하여 상기 NMOS용 게이트 전극(65) 양측의 반도체 기판(51)상에 질화막 스페이서(71)를 형성한다.A nitride film is formed on the entire surface including the NMOS gate electrode 65 and etched back to form a nitride film spacer 71 on the semiconductor substrate 51 on both sides of the NMOS gate electrode 65.
그 후, 상기 질화막 스페이서(71)를 포함한 전면에 제 7 감광막(도시하지 않음)을 도포하고, 상기 제 7 감광막을 상기 n형 웰(57) 상부에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 7 감광막을 마스크로 이용하여 고농도 n형 불순물 이온을 주입 및 드라이브-인 공정을 실시하므로 상기 질화막 스페이서(71)를 포함한 NMOS용 게이트 전극(65) 양측의 p형 웰(55) 표면 내에 고농도 n형 불순물 영역(73)을 형성한 다음, 상기 제 7 감광막을 제거한다.Thereafter, a seventh photoresist film (not shown) is applied to the entire surface including the nitride film spacer 71, and the seventh photoresist film is selectively exposed and developed to remain only on the n-type well 57. The implanted and drive-in process of the high concentration n-type impurity ions is performed using the seventh photosensitive film exposed and developed as a mask, so that the p-type wells 55 on both sides of the NMOS gate electrode 65 including the nitride film spacer 71 are formed. A high concentration n-type impurity region 73 is formed on the surface, and then the seventh photosensitive film is removed.
그리고, 전면에 제 8 감광막(도시하지 않음)을 도포하고, 상기 제 8 감광막을 상기 p형 웰(55)상부에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 8 감광막을 마스크로 이용하여 고농도 p형 불순물 이온을 주입 및 드라이브-인 공정을 실시하므로 상기 질화막 스페이서(71)를 포함한 NMOS용 게이트 전극(65) 양측의 n형 웰(57) 표면 내에 고농도 p형 불순물 영역(75)을 형성한 다음, 상기 제 8 감광막을 제거한다.Then, an eighth photosensitive film (not shown) is coated on the entire surface, and the eighth photosensitive film is selectively exposed and developed so that only the upper portion of the p-type well 55 remains, and then the selectively exposed and developed eighth photosensitive film is applied. Since a high concentration p-type impurity ion is implanted and drive-in using a mask, a high concentration p-type impurity region is formed in the n-type well 57 surface on both sides of the NMOS gate electrode 65 including the nitride spacer 71. 75), and then the eighth photosensitive film is removed.
여기서, 상기 p형 웰(55) 표면 내에 저농도 및 고농도 n형 불순물 영역(67,73)의 형성으로 n형 소오스/드레인 영역을 형성하고, 상기 n형 웰(57) 표면내에 저농도 및 고농도 p형 불순물 영역(69,75)의 형성으로 p형 소오스/드레인 영역을 형성한다.Here, the n-type source / drain regions are formed by the formation of the low concentration and high concentration n-type impurity regions 67 and 73 in the surface of the p-type well 55, and the low concentration and the high concentration p-type in the surface of the n-type well 57. The impurity regions 69 and 75 are formed to form a p-type source / drain region.
이어, 상기 NMOS용 게이트 전극(65)을 포함한 전면에 4000 ∼ 6000Å 두께의 층간 절연막(77)을 형성하고, 상기 n형 웰(57) 상측의 NMOS용 게이트 전극(65)을 식각 방지층으로 하는 화학적 기계 연마 방법에 의해 층간 절연막(77)을 평탄화한다.Subsequently, an interlayer insulating film 77 having a thickness of 4000 to 6000 GPa is formed on the entire surface including the NMOS gate electrode 65, and the NMOS gate electrode 65 above the n-type well 57 is used as an etch stop layer. The interlayer insulating film 77 is planarized by a mechanical polishing method.
여기서, 상기 층간 절연막(77)의 평탄화 공정으로 상기 n형 웰(57) 상측의 NMOS용 게이트 전극(65)은 노출되나 상기 p형 웰(55) 상측의 NMOS용 게이트 전극(65)은 노출되지 않는다.Here, the NMOS gate electrode 65 above the n-type well 57 is exposed by the planarization process of the interlayer insulating layer 77, but the NMOS gate electrode 65 above the p-type well 55 is not exposed. Do not.
그리고, 상기 화학적 기계 연마 방법 대신 에치백 공정을 사용하여 상기 층간 절연막(77)을 식각할 수 있다.In addition, the interlayer insulating layer 77 may be etched by using an etch back process instead of the chemical mechanical polishing method.
도 2g에서와 같이, 상기 층간 절연막(77)과 식각 선택비를 갖는 식각 공정으로 상기 n형 웰(57) 상측의 NMOS용 게이트 전극(65)을 제거한다.As shown in FIG. 2G, the NMOS gate electrode 65 on the n-type well 57 is removed by an etching process having an etch selectivity with the interlayer insulating layer 77.
도 2h에서와 같이, 전면에 PMOS용 금속층을 형성하고, 상기 층간 절연막(77)을 방지층으로 하는 화학적 기계 연마 방법에 의해 상기 PMOS용 금속층을 식각하여 PMOS용 게이트 전극(81)을 형성한다.As shown in FIG. 2H, the PMOS metal layer is formed on the entire surface, and the PMOS metal layer is etched by a chemical mechanical polishing method using the interlayer insulating layer 77 as a prevention layer to form the PMOS gate electrode 81.
여기서, 상기 PMOS용 게이트 전극(81)을 페르미 에너지가 실리콘의 밸런스(Valence) 밴드 근처에 존재하는 4.9eV 이상의 일함수를 갖는 금속물질로 형성한다.Here, the PMOS gate electrode 81 is formed of a metal material having a work function of 4.9 eV or more in which Fermi energy exists near a balance band of silicon.
그리고, 상기 화학적 기계 연마 방법 대신 에치백 공정을 사용하여 상기 PMOS용 금속층을 식각할 수 있다.In addition, the etch back process may be used instead of the chemical mechanical polishing method to etch the PMOS metal layer.
본 발명의 CMOS의 제조 방법은 SEG 공정으로 PMOS의 반도체 기판 상에 에피택셜층을 형성하므로 NMOS 영역에 대하여 단차를 발생시켜 PMOS 영역의 NMOS용 금속 게이트 전극만 노출시키고 NMOS 영역의 NMOS용 금속 게이트 전극은 노출되지 않게 한 다음, 다마신(Damascene) 공정을 사용하여 CMOS의 듀얼 금속 게이트를 형성하므로 NMOS 영역에는 NMOS용 금속 게이트 그리고 PMOS 영역에는 PMOS용 금속 게이트로 이루어진 듀얼 금속 게이트를 형성하기 때문에 게이트 전극 형성 시 도핑 공정을 사용하지 않아 종래의 듀얼-다결정 실리콘 게이트 전극에서 발생한 게이트 공핍화 및 붕소 침투 현상을 방지하여 소자의 집적화 및 특성을 향상시키는 효과가 있다.In the CMOS manufacturing method of the present invention, the epitaxial layer is formed on the semiconductor substrate of the PMOS by the SEG process, so that a step is generated in the NMOS region to expose only the NMOS metal gate electrode in the PMOS region, and the NMOS metal gate electrode in the NMOS region. The gate electrode is formed since the metal is not exposed and then a dual metal gate of CMOS is formed using a damascene process, so that a metal gate for NMOS is formed in the NMOS region and a metal gate for PMOS in the PMOS region. Since the doping process is not used in forming, the gate depletion and boron penetration phenomenon generated in the conventional dual-polycrystalline silicon gate electrode are prevented, thereby improving the integration and characteristics of the device.
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7671420B2 (en) | 2005-01-04 | 2010-03-02 | Samsung Electronics Co., Ltd. | Semiconductor devices having faceted channels and methods of fabricating such devices |
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