KR20020090532A - 자동 이득 제어 회로 - Google Patents

자동 이득 제어 회로 Download PDF

Info

Publication number
KR20020090532A
KR20020090532A KR1020010029408A KR20010029408A KR20020090532A KR 20020090532 A KR20020090532 A KR 20020090532A KR 1020010029408 A KR1020010029408 A KR 1020010029408A KR 20010029408 A KR20010029408 A KR 20010029408A KR 20020090532 A KR20020090532 A KR 20020090532A
Authority
KR
South Korea
Prior art keywords
voltage
capacitor
transistor
current
clock signal
Prior art date
Application number
KR1020010029408A
Other languages
English (en)
Other versions
KR100405372B1 (ko
Inventor
신병철
Original Assignee
주식회사 네오디바이스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 네오디바이스 filed Critical 주식회사 네오디바이스
Priority to KR10-2001-0029408A priority Critical patent/KR100405372B1/ko
Publication of KR20020090532A publication Critical patent/KR20020090532A/ko
Application granted granted Critical
Publication of KR100405372B1 publication Critical patent/KR100405372B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
    • H03G1/0082—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using bipolar transistor-type devices

Landscapes

  • Amplifiers (AREA)

Abstract

본 발명은 자동 이득 제어 회로에 대하여 개시된다. 자동 이득 제어 회로는 제1 커패시터, AGC 증폭부, AGC 제어부, 클럭 발생부, 그리고 스위치를 포함한다. AGC 증폭부는 제1 커패시터의 전압에 의해 입력 전압을 소정의 이득(gm)배로 증폭시켜 출력전압으로 발생시킨다. AGC 제어부는 AGC 증폭부의 이득을 제어하기 위해 제1 커패시터로의 차아지 전류와 디스차아지 전류를 공급하여 제1 커패시터의 전압을 조절한다. 클럭 발생부는 일정 전류 레벨로 차아징되는 제2 커패시터의 전압레벨에 의해 소정의 전압레벨이 제1 노드에 걸리고, 제1 노드의 전압레벨과 제1 및 제2 바이어스 전압과의 전압차이에 의해 소정의 스위치 제어 클럭 신호를 발생시킨다. 스위치는 스위치 제어 클럭 신호에 응답하여 차아지 전류와 디스차아지 전류를 조절한다. 따라서, 본 발명의 자동 이득 제어 회로에 의하면, 스위치 제어 클럭 신호에 따라 제1 커패시터의 전압 레벨을 조절하여 제1 커패시터의 커패시턴스를 줄일 수 있기 때문에 자동 이득 제어 회로 내에 제1 커패시터를 내장할 수 있다.

Description

자동 이득 제어 회로{Automatic gain control circuit}
본 발명은 반도체 집적회로에 관한 것으로서, 특히 자동 이득 제어 회로에 관한 것이다.
자동 이득 제어 회로는 입력 전압에 대한 출력 전압의 비로 나타내는 전압이득을 조절하는 회로이다. 전압이득을 조절하기 위한 방법은 계략적으로 자동 이득조절 회로 내에 흐르는 전류에 의해 커패시터가 충전 또는 방전됨으로써 발생하는 출력 전압을 이용하는 것이다. 여기에서 커패시터의 용량 크기는 집적 회로 내에 내장할 수 있느냐의 중요한 문제가 되기도 한다.
도 1은 종래의 자동 이득 제어 회로(Automatic Gain Control circuit)(100)를 나타내는 도면이다. 이를 참조하면, 자동 이득 제어 회로(100)는 자동 이득 조절 제어부(이하 'AGC 제어부'라 칭한다)(110)와 자동 이득 조절 증폭부(이하 'AGC 증폭부'라고 칭한다)(120), 그리고 제1 커패시터(C10)를 포함한다. 자동 이득 조절 회로(100)의 출력은 AGC 증폭부(120)의 출력전압(VO)인 -gmViR1으로 나타나는 데, 비교기(122)의 이득(gm)과 출력저항(R1)에 의해 결정된다. 여기에서, 출력저항(R1)은 고정된 값이므로 자동 이득 제어 회로(100)의 출력(Vo)은 비교기(122)의 이득(gm)에 의해서만 조절된다.
비교기(122)의 이득(gm)은 QN91트랜지스터의 콜렉터 전류(IC)에 의하여 결정된다. QN91트랜지스터의 콜렉터 전류(IC)가 결정되는 동작을 살펴보면, 제1 커패시터(C10) 전압에 의해 QP101, QP100, QN96트랜지스터들이 도통되면서 저항(R99)에 전압이 걸리게 되는 데, 이 전압에 의해 QN95, QN94트랜지스터로 전류가 흐르게 된다. QN94트랜지스터로 흐르는 전류는 QN91트랜지스터의 베이스 전류(Ib)를 조절하여 QN91트랜지스터의 콜렉터 전류(IC)를 결정하게 된다.
한편, AGC 제어부(120)의 비교기(112)는 출력 전압(Vo)과 기준 전압(Vref)을 비교하게 된다. 출력 전압(VO)이 기준 전압(Vref) 보다 높을 경우에는 제2 커패시터(C23)를 방전시키고 낮을 경우에는 제2 커패시터(C23)를 충전시킨다. 제2 커패시터(C23)의 충전에 따라 QN18트랜지스터 전류에 의해 제1 커패시터(C10)가 방전되고, 제2 커패시터(C23)의 방전에 따라 QP26트랜지스터 전류에 의해 제1 커패시터(C10)가 충전된다. 따라서, 커패시터(C23)의 충/방전 시정수는 보통 수백 ㎳ 정도가 된다. 제1 커패시터(C10)에 충/방전되는 전하량은 제1 커패시터(C10)의 충/방전 전류와 커패시터(C23)의 충/반전 시정수에 의해 결정되거나 커패시터(C10)의 커패시턴스와 AGC 제어부(110)의 출력 전압(Vcon)에 의해 결정된다.
이를 수식으로 나타내면,
Q= I(충/반전 전류)*T(충/반전 시정수) =C(C10의 커패시턴스)*Vcon
이 된다. 여기에서, 실제적으로 I=100㎁, T=200㎳, Vcon=2V 인 경우에 C10의 커패시턴스는 10㎋ 정도가 되는 데, 이는 집적회로 내에 구현하기에 상당히 큰 값이다.
그러므로, C10커패시터를 집적회로 내에 구현할 수 있는 작은 용량 예컨대, 수백 ㎊ 정도의 커패시턴스가 요구된다.
본 발명의 목적은 작은 용량의 커패시터를 내장할 수 있는 자동 이득 제어 회로를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 자동 이득 제어 회로를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 자동 이득 제어 회로를 나타내는 도면이다.
도 3은 도 2의 AGC 제어부를 나타내는 도면이다.
도 4는 도 2의 클럭 발생부를 나타내는 도면이다.
도 5는 도 4의 클럭 발생부의 동작 파형을 나타내는 도면이다.
도 6은 도 2의 자동 이득 제어 회로의 동작을 설명하는 도면이다.
상기 목적을 달성하기 위하여 본 발명의 자동 이득 제어 회로는 제1 커패시터와, 제1 커패시터의 전압에 의해 입력 전압을 소정의 이득(gm)배로 증폭시켜 출력전압으로 발생시키는 AGC 증폭부와, 이득을 제어하기 위해 제1 커패시터로의 차아지 전류와 디스차아지 전류를 공급하여 제1 커패시터의 전압을 조절하는 AGC 제어부와, 일정 전류 레벨로 차아징되는 제2 커패시터의 전압레벨에 의해 소정의 전압레벨이 제1 노드에 걸리고, 제1 노드의 전압레벨과 제1 및 제2 바이어스 전압과의 전압차이에 의해 소정의 스위치 제어 클럭 신호를 발생시키는 클럭 발생부와, 스위치 제어 클럭 신호에 응답하여 차아지 전류와 디스차아지 전류를 조절하는 스위치를 구비한다.
바람직하기로, 클럭 발생부는 제2 커패시터의 전압과 제1 노드의 전압을 비교하여 그 결과에 따라 상기 제1 노드의 전압이 결정되는 비교기와, 제1 바이어스 전압이 그 베이스에 연결되고, 제1 노드가 그 에미터에 연결되는 제1 엔피엔 트랜지스터와, 제2 바이어스 전압이 그 베이스에, 제1 노드가 그 에미터에, 그리고 접지전원이 그 콜렉터에 연결되는 제1 피엔피 트랜지스터와, 전원전압이 그 에미터에, 제1 엔피엔 트랜지스터의 콜렉터가 그 베이스에, 그리고 스위치 제어 클럭 신호가 그 콜렉터에 연결되는 제2 피엔피 트랜지스터와, 스위치 제어 클럭 신호와접지전원 사이에 연결되는 저항을 포함한다.
스위치부는 스위치 제어 클럭 신호가 그 베이스에, 차아지 전류를 제어하는 제1 전류원 트랜지스터의 베이스가 그 콜렉터에, 그리고 접지전원이 그 에미터에 연결되어, 스위치 제어 클럭 신호가 활성일 때 차아지 전류를 제1 커패시터로 공급하는 제1 엔피엔 트랜지스터와, 스위치 제어 클럭 신호가 그 베이스에, 디스차아지 전류를 제어하는 제2 전류원 트랜지스터의 베이스가 그 콜렉터에, 그리고 접지전원이 그 에미터에 연결되어, 스위치 제어 클럭 신호가 활성일 때 제1 커패시터로부터 디스차아지 전류를 빼내는 제2 엔피엔 트랜지스터를 포함한다.
이와 같은 본 발명의 자동 이득 제어 회로에 의하면, 스위치 제어 클럭 신호에 따라 제1 커패시터(C10)의 전압 레벨을 조절하여 제1 커패시터(C10)의 커패시턴스를 수백 ㎊ 정도로 줄일 수 있기 때문에 자동 이득 제어 회로 내에 제1 커패시터(C10)를 내장할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 2는 본 발명의 일실시예에 따른 자동 이득 제어 회로의 개념도를 를 나타내는 도면이다. 이를 참조하면, 자동 이득 제어 회로(200)는 AGC 증폭부(120), AGC 제어부(210), 제1 전류원(220), 제1 스위치(230), 제2 스위치(240), 제2 전류원(250), 클럭 발생부(260) 및 제1 커패시터(C10)를 포함한다. 자동 이득 제어회로(200)는 AGC 제어부의 출력 신호들(Ich, Idis)에 응답하여 제1 커패시터(C10)의 충전전류와 방전전류가 결정되고, 클럭 발생부(260)의 출력에 응답하여 제1 스위치(230)와 제2 스위치의 온 또는 오프되어 제1 커패시터(C10)를 충전 또는 방전시키고, 제1 커패시터(C10)에 걸리는 전압에 의해 AGC 증폭부(120)를 조절하여 출력 전압(Vo)을 발생시킨다.
AGC 증폭부(120)는 도 1의 AGC 증폭부(120)와 거의 동일하다. AGC 증폭기(120)의 동작은 제1 커패시터(C10) 전압에 따라 동작되므로, 다른 구성요소들의 설명 이후에 설명된다.
AGC 제어부(210)는 도 1의 AGC 제어부(110)의 기본적인 동작과 거의 동일하지만, 제1 커패시터(C10)로의 차아지 전류원(220)과 제1 커패시터(C10)의 디스차아지 전류원(250)을 구동하는 신호를 발생시킨다는 점에서 차이가 있다. 도 3은 AGC 제어부(210)의 구체적인 회로도를 나타낸다.
도 3을 참조하면, AGC 제어부(210) 내에는 출력전압(VO)과 제1 기준전압(Vref)을 비교하는 비교기(112)를 포함한다. 비교기(112)는 출력전압(VO)이 제1 기준전압(Vref) 보다 작을 경우, QN327 트랜지스터로 베이스 전류가 공급되어 QN327 트랜지스터는 도통되고 QN329 트랜지스터는 차단된다. 이에 따라 QP331 트랜지스터를 통한 전류는 제2 커패시터(C23)에 차이징된다. 출력전압(VO)이 제1 기준전압(Vref) 보다 클 경우, QN327 트랜지스터는 차단되고 QN329 트랜지스터로 베이스전류가 공급되어 QN329 트랜지스터는 도통된다. 이에 따라 제2 커패시터(C23)의 전하는 QN329 트랜지스터를 통해 디스차이징되어 제2 커패시터(C23)의 전압은 낮아진다.
이후, 제2 커패시터(C23)의 전압(V(C23))은 QN311, QN313, QN315 트랜지스터들에 의해 설정되는 제2 기준전압(Vref1)과 비교되어, 그 결과로 제1 커패시터(C10)를 차아징시키는 차아지전류(Ich)와 디스차아징시키는 디스차아지전류(Idis)를 발생시킨다. 즉, 제2 커패시터(C23) 전압(V(C23))이 제2 기준전압(Vref1) 보다 클 경우, QP333, QP343, QN345 트랜지스터들에 의하여 QN357 트랜지스터가 도통되어 제1 커패시터(C10)의 전하량을 디스차아지시키는 디스차아지전류(Idis) 경로를 형성한다. 그리고, 제2 커패시터(C23) 전압(V(C23))이 제2 기준전압(Vref1) 보다 작을 경우, QP335, QP347, QN349, QN353, QP351 트랜지스터들에 의하여 QN355 트랜지스터가 도통되어 제1 커패시터(C10)를 차아지시키는 차아지전류(Ich)를 제공한다.
한편, 제1 커패시터(C10)로의 차아지 전류(Ich)를 제공하는 QN349, QN354 트랜지스터들을 제어하는 제1 스위치 역할(SW1)의 QN360 트랜지스터와 제1 커패시터(C10)로의 디스차아지 전류(Idis)를 제공하는 QN345, QN357 트랜지스터들을 제어하는 제2 스위치 역할(SW2)의 QN362 트랜지스터가 존재한다. QN360, QN362 트랜지스터는 클럭 발생부(도 2, 260)에 의해 제어되는 데, 클럭 발생부(260)는 도 4에 도시되어 있다.
도 4를 참조하면, 클럭 발생부(260)는 노드 A와 노드 B의 전압 차이에 의해 제3 저항(R3)에 소정의 클럭 펄스가 발생된다. 이 클럭 펄스에 의해 QN404, QN408 트랜지스터들을 도통시킴으로써 제1 스위치(SW1)인 QN360 트랜지스터와 제2 스위치(SW2)인 QN362 트랜지스터를 턴오프시킨다.
클럭 발생부(260)의 구체적인 동작 설명은 도 5를 참조하여 설명한다. 먼저, 소정의 제1 바이어스 전압(Vb1)과 제2 바이어스 전압(Vb2)이 QN434와 QP436 트랜지스터의 베이스에 각각 인가된다. 이 때 제1 바이어스 전압(Vb1)은 제2 바이어스 전압(Vb2) 보다 낮은 전압레벨로, 예컨대, 제1 바이어스 전압(Vb1)은 1V 정도로, 제2 바이어스 전압(Vb2)은 2V 정도이다.
바이어스 회로부(400)에서 설정되는 QN446 트랜지스터 전류에 따라 QN414, QP412, QP410 트랜지스터 전류가 결정되고, QP410 트랜지스터 전류는 제3 커패시터(C31)에 차아지된다. 그리하여 노드 A의 전압은 서서히 상승한다. 이때, 노드 A 전압에 의해 도통된 QN420 트랜지스터 전류에 따라 QP418, QP422, QN428, QN432 트랜지스터 전류가 결정되어, 노드 B의 전압은 하강한다. 하강되는 노드 B의 전압이 0.3V 정도로 떨어지면 QN434 트랜지스터가 도통되어 QP438 트랜지스터의 베이스 전류가 흘러 QP438 트랜지스터가 도통된다. 도통된 QP438 트랜지스터 전류에 의해 제3 저항(R3)에 소정의 전압이 걸려 노드 C의 전압으로 나타난다.
노드 C 전압에 의해 QN416 트랜지스터가 도통되면 제3 커패시터(C31) 전압, 즉 노드 A 전압은 제2 저항(R2)과 QN416 트랜지스터를 통해 디스차아지되어 낮아진다. 이 후, 도통된 QN434 트랜지스터 전류에 의해 노드 B의 전압이 2.7V 정도까지 상승하면 QP436 트랜지스터가 도통되어 노드 B 전압은 떨어지게 된다. 노드 B 전압이 0.3V로 떨어질 때까지 QN434, QP438 트랜지스터가 오프되어 제3 저항(R3)로의 전류 공급이 없기 때문에, 노드 C의 전압은 거의 접지전압(VSS)가 된다. 그리하여 노드 C에는 소정의 전압레벨을 갖는 펄스가 발생되는 데, 이는 스위치 제어 클럭 신호(CNTL_CLK)가 된다. 이러한 동작의 연속으로 스위치 제어 클럭 신호(CNTL_CLK)의 출력은 일련의 클럭 펄스로 발생된다.
스위치 제어 클럭 신호(CNTL_CLK)의 하이레벨에 의해 바이어스 회로부(400)의 QP440, QP442 트랜지스터에 따라 각각 흐르는 QN404, QN408 트랜지스터 전류는 QN404, QN408 트랜지스터를 통해 흐르게된다. 그리하여 제1 스위치(SW1)인 QN360 트랜지스터의 베이스와 제2 스위치(SW2)인 QN362 트랜지스터의 베이스로 전류가 공급되지 않기 때문에, QN360 트랜지스터와 QN362 트랜지스터는 턴오프된다. 따라서, 앞서 설명한 제1 커패시터(C10)로의 차아지 전류(Ich)와 디스차아지 전류(Idis)가 제1 커패시터(C10)로 공급된다.
이상에서 설명한 AGC 제어부(210), 차아지 전류원(220), 디스차아지 전류원(250), 그리고 클럭 발생부(260)의 동작을 설명한 파형이 도 6에 도시되어 있다.
도 6을 정리하면, AGC 제어부(210)에서 출력전압(VO)과 제1 기준전압(Vref)을 비교하여, 출력전압(VO)이 제1 기준전압(Vref) 보다 작을 경우 제2 커패시터(C23)가 차이징되고, 출력전압(VO)이 제1 기준전압(Vref) 보다 클 경우 제2 커패시터(C23)의 전압은 디스차아징된다. 제2 커패시터(C23)의 전압(V(C23))은 제2 기준전압(Vref1)과 비교되어, 제2 커패시터(C23) 전압(V(C23))이 제2 기준전압(Vref1) 보다 작을 경우에는 제1 커패시터(C10)를 차아지시키는 차아지전류(Ich)가 발생되고, 제2 커패시터(C23) 전압(V(C23))이 제2 기준전압(Vref1) 보다 클 경우에는 제1 커패시터(C10)의 전하량을 디스차아지시키는 디스차아지전류(Idis)가 발생된다. 이후, 클럽 발생부에서 발생되는 스위치 제어 클럭 신호(CNTL_CLK)에 따라 제1 커패시터(C10)로의 차아지전류(Ich)와 디스차아지전류(Idis)가 결정되어 제1 커패시터(C10)의 전압이 상승 또는 하강하게 된다.
여기에서 본 발명의 특징이 나타나는 데, 앞서 설명한 [수학식 1]을 참조하여 제1 커패시터(C10)에 충/방전되는 전하량이 일정하다고 했을 때, 제1 커패시터(C10)의 충/방전 전류레벨을 낮추는 쪽으로 스위치 제어 클럭 신호(CNTL_CLK)를 발생시키면 이 신호에 따른 충/방전 전류의 시간 평균값은 스위치 제어 클럭 신호(CNTL_CLK)의 듀티(duty)에 따라 크게 낮아진다. 따라서, AGC 증폭기의 충방전 시정수 및 제1 커패시터(C10)의 제어 전압(Vcon)이 일정하다면 제1커패시터(C10)의 커패시턴스를 줄일 수 있게 된다. 따라서, 예를 들어, 수백 ㎊ 정도의 작은 커패시턴스를 갖도록 스위치 제어 클럭 신호(CNTL_CLK)의 듀티를 1~2% 정도 조절하게 되면 제1 커패시터(C10)를 내장할 수 있는 잇점이 있다.
이하에서는 제1 커패시터(C10) 전압에 의해 동작하는 AGC 증폭부(120, 도 2)에 대하여 설명한다. 도 2의 AGC 증폭부(120)는 종래 기술인 도 1의 AGC 증폭부(120)와 동일하기 때문에, 도 1의 AGC 증폭부(120)를 참조하여 그 동작을 설명한다.
제1 커패시터(C10) 전압에다가 QP101, QP100 두 트랜지스터의 VBE에 해당하는 전압이 QN96 트랜지스터의 베이스에 걸리면, QN96 트랜지스터가 도통되면서 저항 R99 양단에 소정의 전압이 걸린다. 저항 R99 양단의 전압에 따라 저항 R99로 흐르는 전류가 결정되고, 저항 R99로 흐르는 전류는 QN95 트랜지스터 전류가 되고, QN95 트랜지스터 전류를 따라 QN94 트랜지스터 전류가 흐르게 된다. QN94 트랜지스터 전류는 저항R92로 흐르는 전류를 싱크(sink)시키는 역할을 하기 때문에, QN91 트랜지스터의 베이스 전류를 조절하게 된다.
QN94 트랜지스터 전류가 크면, QN91 트랜지스터의 베이스 전류가 작아지게 되어 QN91 트랜지스터의 콜렉터 전류가 작아지는 결과가 된다. 그리하여, 비교기(122)의 이득(gm)이 IC/VT의 관계로 나타나는 수식에서 작아지는 QN91 트랜지스터의 콜렉터 전류의 의해 비교기(122)의 이득(gm)이 작아지게 된다. 여기에서, VT는 열상수(thermal coefficient)로서 0.026V 정도의 상수값을 갖는다.
이와 반대로, QN94 트랜지스터 전류가 작으면, QN91 트랜지스터의 베이스로 전류가 많이 공급되기 때문에 QN91 트랜지스터의 콜렉터 전류가 커지게 된다. 이에 따라 비교기(122)의 이득(gm)이 커지게 된다.
이렇게 조절된 비교기의 이득(gm)은 최종적으로 AGC 증폭기(120)의 gmViR1으로 나타나는 출력 전압(VO)을 결정하게 된다. 이는 AGC 증폭기(120)의 출력 전압(VO)이 제1 커패시터(C10)의 전압레벨에 따라 자유로이 조절될 수 있음을 의미한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 자동 이득 제어 회로에 의하면, 스위치 제어 클럭 신호에 따라 제1 커패시터(C10)의 충방전되는 전류의 시간 평균값을 조절하여 제1 커패시터(C10)의 커패시턴스를 수백 ㎊ 정도로 줄일 수 있다. 그리하여, 제1 커패시터(C10)를 내장할 수 있는 자동 이득 제어 회로의 구현이 가능하다.

Claims (4)

  1. 제1 커패시터;
    상기 제1 커패시터의 전압에 의해 입력 전압을 소정의 이득(gm)배로 증폭시켜 출력전압으로 발생시키는 AGC 증폭부;
    상기 이득을 제어하기 위하여, 상기 제1 커패시터로의 차아지 전류와 디스차아지 전류를 공급하여 상기 제1 커패시터의 전압을 조절하는 AGC 제어부;
    일정 전류 레벨로 차아징되는 제2 커패시터의 전압레벨에 의해 소정의 전압레벨이 제1 노드에 걸리고, 상기 제1 노드의 전압레벨과 제1 및 제2 바이어스 전압과의 전압차이에 의해 소정의 스위치 제어 클럭신호를 발생시키는 클럭 발생부; 및
    상기 스위치 제어 클럭 신호에 응답하여 상기 차아지 전류와 상기 디스차아지 전류를 조절하는 스위치를 구비하는 것을 특징으로 하는 자동 이득 제어 회로.
  2. 제1항에 있어서, 상기 클럭 발생부는
    상기 제2 커패시터의 전압과 상기 제1 노드의 전압을 비교하여, 그 결과에 따라 상기 제1 노드의 전압이 결정되는 비교기;
    상기 제1 바이어스 전압이 그 베이스에 연결되고 상기 제1 노드가 그 에미터에 연결되는 제1 엔피엔 트랜지스터;
    상기 제2 바이어스 전압이 그 베이스에, 상기 제1 노드가 그 에미터에, 그리고 접지전원이 그 콜렉터에 연결되는 제1 피엔피 트랜지스터;
    전원전압이 그 에미터에, 상기 제1 엔피엔 트랜지스터의 콜렉터가 그 베이스에, 그리고 상기 스위치 제어 클럭 신호가 그 콜렉터에 연결되는 제2 피엔피 트랜지스터; 및
    상기 스위치 제어 클럭 신호와 상기 접지전원 사이에 연결되는 저항을 구비하는 것을 특징으로 하는 자동 이득 제어 회로.
  3. 제1항에 있어서, 상기 스위치부는
    상기 스위치 제어 클럭 신호가 그 베이스에, 상기 차아지 전류를 제어하는 제1 전류원 트랜지스터의 베이스가 그 콜렉터에, 그리고 상기 접지전원이 그 에미터에 연결되어, 상기 스위치 제어 클럭 신호가 활성일 때 상기 차아지 전류를 상기 제1 커패시터로 공급하는 제1 엔피엔 트랜지스터; 및
    상기 스위치 제어 클럭 신호가 그 베이스에, 상기 디스차아지 전류를 제어하는 제2 전류원 트랜지스터의 베이스가 그 콜렉터에, 그리고 상기 접지전원이 그 에미터에 연결되어, 상기 스위치 제어 클럭 신호가 활성일 때 상기 제1 커패시터로부터 상기 디스차아지 전류를 빼내는 제2 엔피엔 트랜지스터를 구비하는 것을 특징으로 하는 자동 이득 제어 회로.
  4. 제1항에 있어서, 상기 제1 커패시터는
    상기 자동 이득 제어 회로 내에 내장되는 것을 특징으로 하는 자동 이득 제어 회로.
KR10-2001-0029408A 2001-05-28 2001-05-28 자동 이득 제어 회로 KR100405372B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0029408A KR100405372B1 (ko) 2001-05-28 2001-05-28 자동 이득 제어 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0029408A KR100405372B1 (ko) 2001-05-28 2001-05-28 자동 이득 제어 회로

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR2020010015731U Division KR200247759Y1 (ko) 2001-05-28 2001-05-28 자동 이득 제어 회로

Publications (2)

Publication Number Publication Date
KR20020090532A true KR20020090532A (ko) 2002-12-05
KR100405372B1 KR100405372B1 (ko) 2003-11-17

Family

ID=27706720

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0029408A KR100405372B1 (ko) 2001-05-28 2001-05-28 자동 이득 제어 회로

Country Status (1)

Country Link
KR (1) KR100405372B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100880173B1 (ko) * 2007-03-06 2009-01-23 주식회사 네오디바이스 적외선 수신기의 자동이득 제어회로
KR101419834B1 (ko) * 2013-01-18 2014-07-18 성균관대학교산학협력단 전압 제어 발진기를 이용하는 주파수 합성 장치
WO2018047986A1 (ko) * 2016-09-06 2018-03-15 주식회사 에스앤에스티 개선된 ir 리시버 구조

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100877835B1 (ko) 2007-03-06 2009-01-09 주식회사 네오디바이스 자동이득 제어회로

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100880173B1 (ko) * 2007-03-06 2009-01-23 주식회사 네오디바이스 적외선 수신기의 자동이득 제어회로
KR101419834B1 (ko) * 2013-01-18 2014-07-18 성균관대학교산학협력단 전압 제어 발진기를 이용하는 주파수 합성 장치
WO2018047986A1 (ko) * 2016-09-06 2018-03-15 주식회사 에스앤에스티 개선된 ir 리시버 구조

Also Published As

Publication number Publication date
KR100405372B1 (ko) 2003-11-17

Similar Documents

Publication Publication Date Title
JP3562773B2 (ja) ピーク検出回路
US6815938B2 (en) Power supply unit having a soft start functionality and portable apparatus equipped with such power supply unit
KR100283012B1 (ko) 전하 펌프회로
KR100595868B1 (ko) Ｄｃ/ｄｃ 컨버터
US7602167B2 (en) Reconfigurable topology for switching and linear voltage regulators
US6081140A (en) Control circuit with both positive and negative sensing
KR101185646B1 (ko) 바이패스 커패시터를 이용한 슬루 레이트 제어를 구현하기 위한 방법 및 장치
US7180330B2 (en) Output circuit
JPH0851349A (ja) Ｍｏｓパワードライバの過負荷保護回路
US5587650A (en) High precision switching regulator circuit
EP0121793B1 (en) Cmos circuits with parameter adapted voltage regulator
US7285943B2 (en) Method of forming a reference voltage and structure therefor
KR100405372B1 (ko) 자동 이득 제어 회로
KR100577112B1 (ko) 출력단
US6285223B1 (en) Power-up circuit for analog circuits
JP4471451B2 (ja) 駆動信号供給回路
KR200247759Y1 (ko) 자동 이득 제어 회로
JP4742455B2 (ja) レギュレータ回路
US7102335B1 (en) Rail—rail current sense amplifier
JP3704856B2 (ja) 負荷駆動回路
US6194936B1 (en) Pulse generator provided with a duty-factor limiting function
US7159583B2 (en) Technique for drive current stabilization of an automotive ignition system
JP2008004701A (ja) 発光装置及び発光素子駆動方法
KR100524629B1 (ko) 액정디스플래이 백라이트 인버터 드라이브 회로
JP2005237028A (ja) 負荷駆動装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20130830

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140829

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 16