KR20020087304A - 프로그램 가능한 이득 증폭 회로 - Google Patents

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KR20020087304A
KR20020087304A KR1020010026431A KR20010026431A KR20020087304A KR 20020087304 A KR20020087304 A KR 20020087304A KR 1020010026431 A KR1020010026431 A KR 1020010026431A KR 20010026431 A KR20010026431 A KR 20010026431A KR 20020087304 A KR20020087304 A KR 20020087304A
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조용진
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삼성전자 주식회사
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Abstract

본 발명에 따른 프로그램 가능한 이득 증폭 회로는 차동 입력 쌍과 차동 출력 쌍 사이에 연결된 저항들을 갖는다. 상기 프로그램 가능한 이득 증폭 회로는 차동 입력 회로, 제 1 및 제 2 출력 회로들, 그리고 제 1 및 제 2 가변 커패시터 회로들을 포함한다. 상기 차동 입력 회로는 상기 차동 입력 신호들을 받아들이는 입력 단자들과 상기 차동 입력 신호들에 대응하는 출력 신호들을 출력하는 출력 노드들을 갖는다. 상기 제 1 및 제 2 출력 회로들은 상기 차동 입력 회로의 출력 노드들에 각각 연결되며, 상기 차동 출력 신호들을 각각 출력하기 위한 출력 단자들을 갖는다. 상기 제 1 가변 커패시터 회로는 상기 입력 회로의 출력 노드들 중 하나의 출력 노드와 상기 제 1 출력 회로의 출력 단자 사이에 연결되며, 선택 신호들에 따라 가변되는 커패시턴스를 갖는다. 상기 제 2 가변 커패시터 회로는 상기 입력 회로의 출력 노드들 중 다른 출력 노드와 상기 제 2 출력 회로의 출력 단자 사이에 연결되며, 상기 선택 신호들에 따라 가변되는 커패시턴스를 갖는다.

Description

프로그램 가능한 이득 증폭 회로{PROGRAMMABLE GAIN AMPLIFIER CIRCUIT}
본 발명은 증폭 회로에 관한 것이다. 좀 더 구체적으로, 본 발명은 프로그램가능한 이득 증폭 회로 (programmable gain amplifier)에 관한 것이다.
전자 응용 장치에는 공통적으로 증폭 회로들이 사용된다. 예를 들면, 하드 디스크 드라이브의 독출 경로 (read channel)에서 증폭 회로가 사용될 수 있다. 하드 디스크 드라이브의 독출 경로는 하드 디스크 드라이브의 자기 매체로부터의 아날로그 신호를 받아들이고 상기 아날로그 신호를 컴퓨터에 의해서 처리될 수 있는 디지탈 형태로 변환한다. 그러한 증폭기의 특정 형태가 프로그램 가능한 이득 증폭 회로이다. 프로그램 가능한 이득 증폭 회로의 이득은 조절 가능하다. 프로그램 가능한 이득 증폭 회로는 하드 디스크 드라이브의 독출 경로에서 특히 유용할 것이다. 왜냐하면, 자기 매체로부터 독출된 아나로그 신호들의 크기가 드라이브 타입에 따라 변화되기 때문이다. 그러한 프로그램 가능한 이득 증폭 회로가 U.S. Patent No. 6,018,269에 "PROGRAMMABLE GAIN AMPLIFIER"라는 제목으로 그리고 U.S. Patent No. 5,486,791에 "PROGRAMMABLE GAIN AMPLIFIER"라는 제목으로 각각 게재되어 있다.
도 1은 종래 기술에 따른 프로그램 가능한 이득 증폭 회로를 보여주는 블럭도이다. 도 1에 도시된 프로그램 가능한 이득 증폭 회로는 한 쌍의 입력 단자들 (inp, inm)과 한 쌍의 출력 단자들 (outp, outm)을 갖는 연산 증폭기 (OPAMP)를 갖는다. 상기 입력 단자 (inp)에는 저항 (R1)의 일 단자가 연결되고, 상기 저항 (R1)의 타 단자에는 제 1 입력 신호 (ainp)가 인가된다. 상기 입력 단자 (inp)와 상기 출력 단자 (outm) 사이에는 가변 저항 (R2)이 연결된다. 상기 입력 단자 (inm)에는 저항 (R1)의 일 단자가 연결되고, 상기 저항 (R1)의 타 단자에는 제 2 입력 신호(ainm)가 인가된다. 상기 입력 단자 (inn)와 상기 출력 단자 (outp) 사이에는 가변 저항 (R2)이 연결된다. 상기 가변 저항 (R2)이, 도면에는 도시되지 않았지만, 복수 개의 저항들을 이용하여 구현될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 2는 도 1에 도시된 연산 증폭기 (OPAMP)를 보여주는 회로도이다.
도 2를 참조하면, 연산 증폭기 (OPAMP)는 한 쌍의 입력 신호들 (inp, inm)을 받아들이는 입력 회로 (10), 한 쌍의 출력 신호들 (outp, outm)을 각각 출력하는 출력 회로들 (20, 30), 공통 모드 피드백 (common mode feedback:CMFB) 회로 (40), 그리고 PMOS 트랜지스터 (MP286)로 구성된다. 상기 입력 회로 (10)는 3개의 PMOS 트랜지스터들 (MP296, MP297, MP302)와 2개의 NMOS 트랜지스터들 (MN291, MN294)로 구성되며, 각 트랜지스터는 소오스, 드레인 및 게이트를 갖는다.
상기 PMOS 트랜지스터 (MP302)의 소오스는 제 1 전원 라인 (Vadd)에 연결되고, 게이트는 상기 PMOS 트랜지스터 (MP286)와 전류 미러를 구성하도록 연결되고, 드레인은 상기 PMOS 트랜지스터들 (MP296, MP297)의 소오스들에 공통으로 연결된다. 상기 PMOS 트랜지스터들 (MP296, MP297)의 게이트들에는 입력 신호들 (inp, inm)이 각각 인가된다. 상기 PMOS 트랜지스터 (MP296)의 드레인은 N1 노드에 연결되고, 상기 PMOS 트랜지스터 (MP297)의 드레인은 N2 노드에 연결된다. 상기 NMOS 트랜지스터 (MN291)의 드레인은 상기 N1 노드에 연결되고, 소오스는 제 2 전원 라인 (Vass)에 연결된다. 상기 NMOS 트랜지스터 (MN294)의 드레인은 상기 N2 노드에 연결되고, 소오스는 상기 제 2 전원 라인 (Vass)에 연결된다.
상기 제 1 출력 회로 (20)는 하나의 PMOS 트랜지스터 (MP288)와 하나의 NMOS 트랜지스터 (MN285)로 구성되며, 상기 트랜지스터들은 소오스, 드레인 게이트를 갖는다. 상기 PMOS 트랜지스터 (MP288)의 소오스는 상기 제 1 전원 라인 (Vadd)에 연결되고, 드레인은 출력 단자 (outp)에 연결된다. 상기 NMOS 트랜지스터 (MN285)의 드레인은 상기 출력 단자 (outp)에 연결되고, 소오스는 상기 제 2 전원 라인 (Vass)에 연결된다. 상기 제 1 출력 회로 (20)의 출력 단자 (outp)와 상기 입력 회로 (10)의 N1 노드 사이에는 커패시터 (C1)와 저항 (R3)이 직렬 연결된다.
상기 제 2 출력 회로 (30)는 하나의 PMOS 트랜지스터 (MP306)와 하나의 NMOS 트랜지스터 (MN301)로 구성되며, 상기 트랜지스터들은 소오스, 드레인 게이트를 갖는다. 상기 PMOS 트랜지스터 (MP306)의 소오스는 상기 제 1 전원 라인 (Vadd)에 연결되고, 드레인은 출력 단자 (outn)에 연결된다. 상기 NMOS 트랜지스터 (MN301)의 드레인은 상기 출력 단자 (outn)에 연결되고, 소오스는 상기 제 2 전원 라인 (Vass)에 연결된다. 상기 제 2 출력 회로 (30)의 출력 단자 (outm)와 상기 입력 회로 (10)의 N2 노드 사이에는 커패시터 (C2)와 저항 (R4)이 직렬 연결된다.
상기 공통 모드 피드백 회로 (40)는 3개의 PMOS 트랜지스터들 (MP312, MP307, MP310)와 2개의 NMOS 트랜지스터들 (MN305, MN309)와 2개의 저항들 (R5, R6)로 구성된다. 상기 PMOS 트랜지스터 (MP312)는 상기 제 1 전원 라인 (Vadd)에 연결된 소오스를 갖는다. 상기 PMOS 트랜지스터 (MP310)와 상기 NMOS 트랜지스터 (MN309)는 상기 PMOS 트랜지스터 (MP312)의 드레인과 상기 제 2 전원 라인 (Vass) 사이에 직렬 연결된다. 상기 PMOS 트랜지스터 (MP307)와 상기 NMOS 트랜지스터(MN305)는 상기 PMOS 트랜지스터 (MP312)의 드레인과 상기 제 2 전원 라인 (Vass) 사이에 직렬 연결된다. 상기 PMOS 트랜지스터 (MP307)의 게이트에는 VCM 전압이 인가되며, 상기 VCM 전압은 출력 단자들 (outp, outm) 사이에 연결된 저항들 (R5, R6)에 의해서 얻어진다. 상기 PMOS 트랜지스터 (MP310)의 게이트에는 VCOM 전압이 인가되고, 상기 NMOS 트랜지스터 (MN309)의 게이트 및 드레인은 서로 연결된다. 상기 NMOS 트랜지스터 (MN305)의 게이트 및 드레인은 서로 연결되고, 상기 입력 회로 (10)의 NMOS 트랜지스터들 (MN291, MN294)의 게이트들에 연결된다. 상기 PMOS 트랜지스터들 (MP288, MP302, MP306, MP312)은 PMOS 트랜지스터 (MP286)와 전류 미러를 구성하도록 연결된다.
도 2에 도시된 연산 증폭 회로를 이용한 프로그램 가능한 이득 증폭 회로의 이득은 저항들 (R2)의 값들을 변화시킴으로써 조절된다. 프로그램 가능한 이득 증폭 회로의 이득을 변화시키기 위해 저항값을 변화시키는 경우, 연산 증폭 회로의 로드 저항 값이 변화게 되고, 이는 연산 증폭기의 단위 이득 밴드폭 (unity-gain bandwidth)의 변화 원인이 된다. 예를 들면, 이득이 가장 작을 때 프로그램 가능한 이득 증폭 회로는 가장 큰 단위 이득 밴드폭을 갖는 반면에, 이득이 가장 클 때 프로그램 가능한 이득 증폭 회로는 가장 작은 단위 이득 밴드 폭을 갖는다.
좀 더 구체적으로 설명하면, 프로그램 가능한 이득 증폭 회로에서 저항들 (R1, R2) 중 R2 값을 가변시킴으로써 프로그램 가능한 이득 증폭 회로의 이득이 원하는 값으로 가변될 수 있다. 프로그램 가능한 이득 증폭 회로의 이득은 다음의 수학식에 의해서 얻어진다.
프로그램 가능한 이득 증폭 회로의 첫 번째 폴 (Wp1)은 다음의 수학식에 의해서 얻어진다.
그리고, 프로그램 가능한 이득 증폭 회로의 두 번째 폴 (Wp2)은 다음의 수학식에 의해서 얻어진다.
수학식 3에서, Cc는 연산 증폭기의 보상 커패시터 (C1, C2)를 나타내며, Cpara는 기생 커패시터를 나타낸다.
프로그램 가능한 이득 증폭 회로의 이득을 증가시키기 위해 R2 저항 값을 증가시키는 경우, 첫 번째 폴 (Wp1)은 변화되지 않는 반면에, 두 번째 폴 (Wp2)은 저주파수 대역으로 옮겨가게 된다. 즉, R2 저항 값을 증가시키는 경우, 단위 이득 밴드폭이 점점 작아지게 된다.
도 3은 프로그램 가능한 이득 증폭 회로의 이득이 0dB, 6dB, 12dB, 그리고 18dB일 때 연산 증폭 회로의 AC 실험 결과를 보여주는 도면들이다. 도 3에서 알 수 있듯이, R2 저항 값의 증가에 따라 연산 증폭 회로의 이득을 점차적으로 증가시키는 경우, 연산 증폭 회로의 오픈 루프 이득과 단위 이득 밴드폭 (도 3에서 점선으로 표시된 부분)이 점차적으로 낮은 주파수 영역으로 낮아진다.
그러므로, 앞서 설명된 바와 같이, 종래 기술에 따른 프로그램 가능한 이득 증폭 회로의 이득 변화에 따라 연산 증폭 회로의 단위 이득 밴드폭이 변화하게 되면, 각 주파수마다 신호의 이득이 다르기 때문에 신호 왜곡이 초래될 수 있다. 결과적으로, 신호 대 잡음비의 감소로 인해 프로그램 가능한 이득 증폭 회로의 특성이 저하될 수 있다.
본 발명의 목적은 이득 변화에 관계없이 일정한 단위 이득 밴드폭을 확보할 수 있는 프로그램 가능한 이득 증폭 회로를 제공하는 것이다.
도 1은 종래 기술에 따른 프로그램 가능한 이득 증폭 회로를 보여주는 블럭도;
도 2는 도 1에 도시된 연산 증폭기를 보여주는 회로도;
도 3은 종래 기술에 따른 연산 증폭기의 AC 실험 결과를 보여주는 도면;
도 4는 본 발명에 따른 프로그램 가능한 이득 증폭 회로를 보여주는 블럭도;
도 5는 도 4에 도시된 연산 증폭기의 바람직한 실시예;
도 6은 도 5에 도시된 가변 커패시터 회로의 바람직한 실시예; 그리고
도 7은 본 발명에 따른 연산 증폭기의 AC 실험 결과를 보여주는 도면이다.
* 도면의 주요 부분에 대한 부호 설명 *
10, 100 : 입력 회로20, 120 : 제 1 출력 회로
30, 130 : 제 2 출력 회로40, 140 : 공통 모드 피드백 회로
150, 160 : 가변 커패시터 회로
(구성)
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 차동 입력 쌍과 차동 출력 쌍 사이에 연결된 저항들을 갖는 프로그램 가능한 이득 증폭 회로가 제공된다. 상기 프로그램 가능한 이득 증폭 회로는 상기 차동 입력 신호들을 받아들이는 입력 단자들과 상기 차동 입력 신호들에 대응하는 출력 신호들을 출력하는 출력 노드들을 갖는 차동 입력 회로와; 상기 차동 입력 회로의 출력 노드들에 각각연결되며, 상기 차동 출력 신호들을 각각 출력하기 위한 출력 단자들을 갖는 제 1 및 제 2 출력 회로들과; 상기 입력 회로의 출력 노드들 중 하나의 출력 노드와 상기 제 1 출력 회로의 출력 단자 사이에 연결되며, 선택 신호들에 따라 가변되는 커패시턴스를 갖는 제 1 가변 커패시터 회로 및; 상기 입력 회로의 출력 노드들 중 다른 출력 노드와 상기 제 2 출력 회로의 출력 단자 사이에 연결되며, 상기 선택 신호들에 따라 가변되는 커패시턴스를 갖는 제 2 가변 커패시터 회로를 포함한다.
이 실시예에 있어서, 상기 프로그램 가능한 이득 증폭 회로는 제 1 폴과 제 2 폴을 가지며, 상기 제 1 폴은 상기 저항들의 값 변화에 대응하여 상기 제 1 및 제 2 가변 커패시터 회로들의 커패시턴스를 가변시킴으로써 높은 주파수 대역으로 옮겨진다.
이 실시예에 있어서, 상기 제 1 가변 커패시터 회로는 상기 입력 회로의 출력 노드들 중 하나의 출력 노드와 상기 제 1 출력 회로의 출력 단자 사이에 병렬 연결된 복수의 커패시터들 및; 상기 제 1 출력 회로의 출력 단자와 상기 커패시터들 사이에 각각 연결된 전달 게이트들을 포함한다.
이 실시예에 있어서, 상기 전달 게이트들 중 하나의 신호 경로는 선택 신호들에 관계없이 열려있고, 나머지 전달 게이트들은 대응하는 선택 신호들에 의해서 개별적으로 제어된다.
이 실시예에 있어서, 상기 제 2 가변 커패시터 회로는 상기 입력 회로의 출력 노드들 중 하나의 출력 노드와 상기 제 2 출력 회로의 출력 단자 사이에 병렬 연결된 복수의 커패시터들 및; 상기 제 2 출력 회로의 출력 단자와 상기 커패시터들 사이에 각각 연결된 전달 게이트들을 포함한다.
이 실시예에 있어서, 상기 전달 게이트들 중 하나의 신호 경로는 선택 신호들에 관계없이 열려있고, 나머지 전달 게이트들은 대응하는 선택 신호들에 의해서 개별적으로 제어된다.
(작용)
이러한 장치에 의하면, 이득을 높이기 위해 저항값이 증가되더라도, 연산 증폭 회로의 단위 이득 밴드폭이 일정하게 유지되도록, 연산 증폭 회로의 보상 커패시터의 값이 저항값 증가에 대응하여 변화된다.
(실시예)
이하 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명된다.
도 4는 본 발명에 따른 프로그램 가능한 이득 증폭 회로를 보여주는 블럭도이다. 도 4에 도시된 프로그램 가능한 이득 증폭 회로는 한 쌍의 입력 단자들 (inp, inm)과 한 쌍의 출력 단자들 (outp, outm)을 갖는 연산 증폭기 (OPAMP)를 갖는다. 상기 입력 단자 (inp)에는 저항 (R1)의 일 단자가 연결되고, 상기 저항 (R1)의 타 단자에는 제 1 입력 신호 (ainp)가 인가된다. 상기 입력 단자 (inp)와 상기 출력 단자 (outm) 사이에는 가변 저항 (R2)이 연결된다. 상기 입력 단자 (inm)에는 저항 (R1)의 일 단자가 연결되고, 상기 저항 (R1)의 타 단자에는 제 2 입력 신호 (ainm)가 인가된다. 상기 입력 단자 (inn)와 상기 출력 단자 (outp) 사이에는 가변 저항 (R2)이 연결된다.
상기 가변 저항 (R2)이, 도면에는 도시되지 않았지만, 복수 개의 저항들을 이용하여 구현될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 상기 연산 증폭기 (OPAMP)에는 다양한 전압들 (bc, Vadd, Vass)이 제공됨과 아울러 연산 증폭기 (OPAMP)의 보상 커패시터 값을 가변시키기 위한 선택 신호들 (DCSW[i:0], i=2)이 제공된다. R2 저항 값이 증가할 때 단위 이득 밴드폭이 작아지는 현상은 앞서 설명된 수학식 2로 표현된 첫 번째 폴 (Wp1)을 높은 주파수 대역으로 옮김으로써 방지될 수 있다. 이를 위해서, R2 저항 값의 변화에 따라 연산 증폭기 (OPAMP)에 제공되는 보상 커패시터의 값 (Cc)이 가변되도록 선택 신호들 (DCSW[i:0], i=2)이 제공될 것이다. 이는 이후 상세히 설명된다.
도 5는 도 4에 도시된 연산 증폭기 (OPAMP)의 바람직한 실시예를 보여주는 회로도이다. 도 5를 참조하면, 연산 증폭기 (OPAMP)는 한 쌍의 입력 신호들 (inp, inm)을 받아들이는 입력 회로 (100), 한 쌍의 출력 신호들 (outp, outm)을 각각 출력하는 출력 회로들 (120, 130), 공통 모드 피드백 회로 (140), 제 1 및 제 2 가변 커패시터 회로들 (150, 160), 그리고 PMOS 트랜지스터 (MP286)로 구성된다.
상기 입력 회로 (100)는 3개의 PMOS 트랜지스터들 (MP296, MP297, MP302)와 2개의 NMOS 트랜지스터들 (MN291, MN294)로 구성되며, 각 트랜지스터는 소오스, 드레인 및 게이트를 갖는다. 상기 PMOS 트랜지스터 (MP302)의 소오스는 제 1 전원 라인 (Vadd)에 연결되고, 게이트는 상기 PMOS 트랜지스터 (MP286)와 전류 미러를 구성하도록 연결되고, 드레인은 상기 PMOS 트랜지스터들 (MP296, MP297)의 소오스들에 공통으로 연결된다. 상기 PMOS 트랜지스터들 (MP296, MP297)의 게이트들에는 입력 신호들 (inp, inm)이 각각 인가된다. 상기 PMOS 트랜지스터 (MP296)의 드레인은 N1 노드에 연결되고, 상기 PMOS 트랜지스터 (MP297)의 드레인은 N2 노드에 연결된다. 상기 NMOS 트랜지스터 (MN291)의 드레인은 상기 N1 노드에 연결되고, 소오스는 제 2 전원 라인 (Vass)에 연결된다. 상기 NMOS 트랜지스터 (MN294)의 드레인은 상기 N2 노드에 연결되고, 소오스는 상기 제 2 전원 라인 (Vass)에 연결된다.
상기 제 1 출력 회로 (120)는 하나의 PMOS 트랜지스터 (MP288)와 하나의 NMOS 트랜지스터 (MN285)로 구성되며, 상기 트랜지스터들은 소오스, 드레인 게이트를 갖는다. 상기 PMOS 트랜지스터 (MP288)의 소오스는 상기 제 1 전원 라인 (Vadd)에 연결되고, 드레인은 출력 단자 (outp)에 연결된다. 상기 NMOS 트랜지스터 (MN285)의 드레인은 상기 출력 단자 (outp)에 연결되고, 소오스는 상기 제 2 전원 라인 (Vass)에 연결된다. 상기 제 2 출력 회로 (130)는 하나의 PMOS 트랜지스터 (MP306)와 하나의 NMOS 트랜지스터 (MN301)로 구성되며, 상기 트랜지스터들은 소오스, 드레인 게이트를 갖는다. 상기 PMOS 트랜지스터 (MP306)의 소오스는 상기 제 1 전원 라인 (Vadd)에 연결되고, 드레인은 출력 단자 (outn)에 연결된다. 상기 NMOS 트랜지스터 (MN301)의 드레인은 상기 출력 단자 (outn)에 연결되고, 소오스는 상기 제 2 전원 라인 (Vass)에 연결된다.
상기 공통 모드 피드백 회로 (140)는 3개의 PMOS 트랜지스터들 (MP312, MP307, MP310)와 2개의 NMOS 트랜지스터들 (MN305, MN309)와 2개의 저항들 (R5, R6)로 구성된다. 상기 PMOS 트랜지스터 (MP312)는 상기 제 1 전원 라인 (Vadd)에 연결된 소오스를 갖는다. 상기 PMOS 트랜지스터 (MP310)와 상기 NMOS 트랜지스터(MN309)는 상기 PMOS 트랜지스터 (MP312)의 드레인과 상기 제 2 전원 라인 (Vass) 사이에 직렬 연결된다. 상기 PMOS 트랜지스터 (MP307)와 상기 NMOS 트랜지스터 (MN305)는 상기 PMOS 트랜지스터 (MP312)의 드레인과 상기 제 2 전원 라인 (Vass) 사이에 직렬 연결된다. 상기 PMOS 트랜지스터 (MP307)의 게이트에는 VCM 전압이 인가되며, 상기 VCM 전압은 출력 단자들 (outp, outm) 사이에 연결된 저항들 (R5, R6)에 의해서 얻어진다. 상기 PMOS 트랜지스터 (MP310)의 게이트에는 VCOM 전압이 인가되고, 상기 NMOS 트랜지스터 (MN309)의 게이트 및 드레인은 서로 연결된다. 상기 NMOS 트랜지스터 (MN305)의 게이트 및 드레인은 서로 연결되고, 상기 입력 회로 (100)의 NMOS 트랜지스터들 (MN291, MN294)의 게이트들에 연결된다. 상기 PMOS 트랜지스터들 (MP288, MP302, MP306, MP312)은 PMOS 트랜지스터 (MP286)와 전류 미러를 구성하도록 연결된다.
상기 제 1 출력 회로 (120)의 출력 단자 (outp)와 상기 입력 회로 (100)의 N1 노드 사이에는 상기 제 1 가변 커패시터 회로 (150)가 연결되고, 상기 제 2 출력 회로 (130)의 출력 단자 (outn)와 상기 입력 회로 (100)의 N2 노드 사이에는 상기 제 2 가변 커패시터 회로 (160)가 연결된다. 상기 제 1 및 제 2 가변 커패시터 회로들 (150, 160) 각각의 커패시턴스는 선택 신호들 (DCSW[2:0])에 의해서 가변된다. 상기 제 1 및 제 2 가변 커패시터 회로들 (150, 160)에 대한 바람직한 실시예가 도 6에 도시되어 있다.
도 6을 참조하면, 가변 커패시터 회로 (150)는 4개의 전달 게이트들 (T1-T4), 4개의 커패시터들 (C3-C6), 그리고 2개의 인버터들 (INV1, INV2)로 구성된다.상기 전달 게이트들 (T1-T4)은 상기 커패시터들 (C3-C6)에 각각 대응한다. 대응하는 전달 트랜지스터 및 커패시터는 입력 단자 (IN)와 출력 단자 (OUT) 사이에 직렬 연결된다. 예를 들면, 대응하는 전달 트랜지스터 (T1)와 커패시터 (C3)는 입력 단자 (IN)와 출력 단자 (OUT) 사이에 직렬 연결되고, 대응하는 전달 트랜지스터 (T2)와 커패시터 (C4)는 입력 단자 (IN)와 출력 단자 (OUT) 사이에 직렬 연결되고, 대응하는 전달 트랜지스터 (T3)와 커패시터 (C5)는 입력 단자 (IN)와 출력 단자 (OUT) 사이에 직렬 연결되고, 대응하는 전달 트랜지스터 (T4)와 커패시터 (C6)는 입력 단자 (IN)와 출력 단자 (OUT) 사이에 직렬 연결된다. 상기 전달 트랜지스터들 (T1-T3) 각각의 제어 단자들은 대응하는 선택 신호 쌍 (예를 들면, DCSW0 및 DCSWB0)에 의해서 제어되고, 전달 게이트 (T4)의 제어 단자들은 항상 활성화되도록 전원 라인들 (Vass, Vadd)에 연결된다.
선택 신호들 (DCSW0-DCSW2)이 모두 로우 레벨일 때, 각 가변 커패시터 회로의 커패시턴스는 커패시터 (C6)에 의해서 결정된다. 선택 신호 (DCSW0)이 하이 레벨로 활성화될 때 각 가변 커패시터 회로의 커패시턴스는 커패시터들 (C3, C6)에 의해서 결정된다. 즉, 각 가변 커패시터 회로의 커패시턴스가 선택 신호들 (DCSW0-DCSW2)에 의해서 가변될 수 있음을 알 수 있다.
프로그램 가능한 이득 증폭 회로의 첫 번째 폴 (Wp1)은, 수학식 2에서 알 수 있듯이, Ra와 Ca에 의해서 결정된다. 여기서, Ca 값은 보상 커패시터로서 사용되는 가변 커패시터 회로들 (150, 160)의 커패시턴스 (Cc)에 의해서 결정될 수 있다. 즉, 첫 번째 폴 (Wp1)은 Cc에 의해서 가변될 수 있다. 결론적으로 단위 이득 밴드폭은 Cc 값에 의해서 가변 (결정)될 수 있다.
앞서 설명된 바와 같이, R2 저항 값이 증가할 때 단위 이득 밴드폭이 작아지는 현상은 첫 번째 폴이 높은 주파수 대역으로 옮겨지도록 연산 증폭기에 존재하는 보상 커패시터 즉, 가변 커패시터 회로들 (150, 160)의 커패시턴스를 가변시킴으로써 방지될 수 있다. 즉, R2 저항 값의 증가에 따라 작아지는 단위 이득 밴드폭을 크게 할 수 있다. 프로그램 가능한 이득 증폭 회로의 각 이득에 대응하는 R2 저항값이 선택될 때 일정한 단위 이득 밴드폭 (도 7의 점선으로 표시된 부분 참조)을 갖도록 Cc 값을 얻을 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 이득을 높이기 위해 저항값이 증가되더라도, 연산 증폭 회로의 보상 커패시터의 값이 저항값 증가에 대응하여 변화되도록 함으로써 연산 증폭 회로의 단위 이득 밴드폭은 일정하게 유지된다.

Claims (6)

  1. 차동 입력 쌍과 차동 출력 쌍 사이에 연결된 저항들을 갖는 프로그램 가능한 이득 증폭 회로에 있어서:
    상기 차동 입력 신호들을 받아들이는 입력 단자들과 상기 차동 입력 신호들에 대응하는 출력 신호들을 출력하는 출력 노드들을 갖는 차동 입력 회로와;
    상기 차동 입력 회로의 출력 노드들에 각각 연결되며, 상기 차동 출력 신호들을 각각 출력하기 위한 출력 단자들을 갖는 제 1 및 제 2 출력 회로들과;
    상기 입력 회로의 출력 노드들 중 하나의 출력 노드와 상기 제 1 출력 회로의 출력 단자 사이에 연결되며, 선택 신호들에 따라 가변되는 커패시턴스를 갖는 제 1 가변 커패시터 회로 및;
    상기 입력 회로의 출력 노드들 중 다른 출력 노드와 상기 제 2 출력 회로의 출력 단자 사이에 연결되며, 상기 선택 신호들에 따라 가변되는 커패시턴스를 갖는 제 2 가변 커패시터 회로를 포함하는 것을 특징으로 하는 프로그램 가능한 이득 증폭 회로.
  2. 제 1 항에 있어서,
    상기 프로그램 가능한 이득 증폭 회로는 제 1 폴과 제 2 폴을 가지며, 상기 제 1 폴은 상기 저항들의 값 변화에 대응하여 상기 제 1 및 제 2 가변 커패시터 회로들의 커패시턴스를 가변시킴으로써 높은 주파수 대역으로 옮겨지는 것을 특징으로 하는 프로그램 가능한 이득 증폭 회로.
  3. 제 1 항에 있어서,
    상기 제 1 가변 커패시터 회로는
    상기 입력 회로의 출력 노드들 중 하나의 출력 노드와 상기 제 1 출력 회로의 출력 단자 사이에 병렬 연결된 복수의 커패시터들 및;
    상기 제 1 출력 회로의 출력 단자와 상기 커패시터들 사이에 각각 연결된 전달 게이트들을 포함하는 것을 특징으로 하는 프로그램 가능한 이득 증폭 회로.
  4. 제 3 항에 있어서,
    상기 전달 게이트들 중 하나의 신호 경로는 선택 신호들에 관계없이 열려있고, 나머지 전달 게이트들은 대응하는 선택 신호들에 의해서 개별적으로 제어되는 것을 특징으로 프로그램 가능한 이득 증폭 회로.
  5. 제 1 항에 있어서,
    상기 제 2 가변 커패시터 회로는
    상기 입력 회로의 출력 노드들 중 하나의 출력 노드와 상기 제 2 출력 회로의 출력 단자 사이에 병렬 연결된 복수의 커패시터들 및;
    상기 제 2 출력 회로의 출력 단자와 상기 커패시터들 사이에 각각 연결된 전달 게이트들을 포함하는 것을 특징으로 하는 프로그램 가능한 이득 증폭 회로.
  6. 제 5 항에 있어서,
    상기 전달 게이트들 중 하나의 신호 경로는 선택 신호들에 관계없이 열려있고, 나머지 전달 게이트들은 대응하는 선택 신호들에 의해서 개별적으로 제어되는 것을 특징으로 프로그램 가능한 이득 증폭 회로.
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