KR20020082996A - 강유전체 메모리 장치에서의 기준전압 발생 장치 - Google Patents

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Abstract

본 발명은 FeRAM 소자의 불량품 구제 가능성을 높임으로써 생산 수율을 향상시킬 수 있는 기준전압 발생 장치를 제공하기 위한 것으로, 이를 위해 본 발명의 기준전압 발생 장치는, 부비트라인; 제1 및 제2 기준워드라인; 셀플레이트 전압의 0.2 내지 0.8배의 전압이 인가되는 제1 및 제2 기준셀플레이트; 상기 부비트라인에 일측이 연결되며 상기 제1 기준셀플레이트에 타측이 연결되어, 항상 제1 레벨의 데이타를 갖는 제1 기준셀; 및 상기 제1 기준셀과 공통으로 상기 부비트라인에 일측이 연결되며 상기 제2 기준셀플레이트에 타측이 연결되어, 항상 제2 레벨의 데이타를 갖는 제2 기준셀을 포함한다.

Description

강유전체 메모리 장치에서의 기준전압 발생 장치{Apparatus for generating a reference voltage in ferroelectric memory device}
본 발명은 강유전체 커패시터 메모리 셀을 사용한 비휘발성 강유전체 반도체 메모리 장치에 관한 것으로서, 특히 메모리 셀과 동일한 구조를 갖는 레퍼런스 셀 두 개가 부비트라인에 연결된 형태의 기준 전압 발생 장치에 관한 것이다.
먼저, 강유전체 커패시터의 특성을 살펴보면, 도 1은 강유전체 커패시터의 양단 전압에 따른 관계를 도시한 것으로서, 강유전체 물질을 유전체로 사용하는 커패시터 양단의 전압(V)과 유기된 전하량(Q) 사이에 히스테리시스(Hysterisys) 관계가 있음을 보여준다. 강유전체 커패시터는 양단의 전압이 "0"V일 때 유기된 전하량이 '가', '나' 두가지 상태로 존재하여 전원의 공급이 없어도 2진 형태의 데이터("0", "1")를 저장할 수 있다. 이러한 특성을 이용하여 강유전체 커패시터는 비휘발성 메모리 소자의 기억수단으로 이용된다. 또한, 강유전체 커패시터의 양단에 인가되는 전압의 크기에 따라 강유전체 내의 분극상태가 변화하여 커패시터에 저장된 전하량이 변화하는데, '가'상태의 분극을 유지하고 있는 강유전체 커패시터에 충분히 큰 음의 전압을 인가하면 상기 도 1의 히스테리시스 곡선을 따라 커패시터가 스위칭되면서 '다' 방향으로 분극 상태가 변화하며 이 음의 전압을 제거하여 커패시터 양단의 전압을 "0V"로 만들면 '나' 상태로 이동하게 된다. 즉, 강유전체 커패시터는 전압에 따라 화살표 방향으로 전하량 상태가 변화하고, 강유전체 커패시터에 저장된 정보는 커패시터 양단에 전압 인가시 유기되는 전하량의 변화 정도를 감지하여 데이터화한다.
이러한 강유전체 메모리 셀에 저장된 정보를 읽는 과정에서, 워드라인(Wordline, 이하 WL이라 함)이 열리면 셀에 저장된 정보("0" 또는 "1")에따라 정비트라인(bitline, 이하 BL이라 함)은 서로 다른 전압값 V0 또는 V1을 갖게 된다. 편의상 두 전압 중 작은 것을 V0, 큰 것을 V1이라 부르며, V0과 V1에 해당하는 정보를 각각 "0"과 "1"이라고 한다. 이 전압 V0, V1은 소신호이기 때문에 감지 증폭기를 이용하여 증폭시켜 주어야 하는데, 이를 위해서는 V0과 V1 사이의 값을 갖는 기준전압(Reference voltage, 이하 Vref라 함)이 부비트라인(이하, /BL이라 함)에 인가되어야 한다. 즉, /BL에 인가된 Vref에 비하여 BL의 전압(V0 또는 V1)이 더 낮은지 혹은 더 높은 지를 감지 증폭기에서 감지 증폭하여 셀에 저장된 정보가 '0'인지 '1'인지를 판별하게 된다. 그러므로 기준 전압 Vref는 항상 V0과 V1 사이의 값을 갖도록 만들어 주어야 한다.
도 2는 강유전체 메모리 장치의 단위 셀 회로도로서, 하나의 워드라인(WL0)에 게이트가 연결되고 드레인 또는 소스가 하나의 비트라인(BL0)에 연결된 스위칭 트랜지스터(T1)와 상기 스위칭 트랜지스터(T1)의 다른 하나의 단자에 연결되며, 다른 하나의 단자가 하나의 셀 플레이트(CP0)에 접속되어 하나의 메모리 셀(21)을 이루는 정보 저장용 강유전체 캐패시터(C1)로 이루어진다.
상기한 구성을 갖는 FeRAM(Ferro Electric Random Access Memory)은 각 메모리 셀(21) 당 각각 하나의 트랜지스터(T1)와 캐패시터(C1)를 가지고 있다는 점에서는 DRAM(Dynamic Random Access Memory)과 유사한 구조를 갖는다. FeRAM의 비휘발성을 갖게 하는 상기 강유전체 캐패시터(C1)의 유전층으로는 Pb(Zr,Ti)O3(PZT) 또는 SrBi2Ta2O9(SBT) 등의 강유전체 물질을 사용하고, 전극으로는 Pt, Ir 또는 Ru 등의귀금속(Novel metal)이나 그 산화물인 RuO2또는 IrO2등을 사용한다.
따라서, FeRAM은 구동 방식에 있어서, DRAM과 차이점을 갖는 바, DRAM의 경우 상기 정보저장용 캐패시터(C1)의 한 쪽 전극인 CP의 전압이 구동전압(VCC)의 1/2로 고정되어 있으나, FeRAM의 경우 각 메모리 셀(21)을 구동시킬 때마다 CP의 전압도 '0V'에서 'VCC'로 구동된다.
여기서, 상기 CP를 구동하는데 걸리는 시간은 CP가 갖는 캐패시턴스가 커질수록 커지는데, CP의 캐패시턴스를 줄위기 위해 라인 형태의 CP를 취함과 동시에 상기 메모리 셀(21)이 구동될 때마다 연결된 CP도 선택하여 구동시킨다.
또한, DRAM에서는 저장된 데이타가 "1" 또는 "0"에 따라 BL의 전압이 VCC/2에서 상승 도는 강하되고, 이러한 전압의 상승 또는 강하를 감지증폭기(Sense amplifier, 도시하지 않음)에서 VCC/2로 고정된 /BL의 전압과 비교 및 증폭함으로써 저장된 데이타 "1"과 "0"을 구분한다. 그러나, FeRAM에서는 CP가 구동되면 저장된 데이타 "1"과 "0"의 구분이 없이 BL의 전압은 상승하게 된다. 다만, "1"이 저장되어 있을 때의 BL 전압 상승(ΔVBL"1"∼ Q"1"/CBL)이 "0"이 저장되어 있을 때의 BL 전압 상승(ΔVBL"0"∼ Q"0"/CBL) 보다 크다. 따라서, "1"과 "0"을 구분하기 위해서는 "1"이 저장되어 있을 때의 BL 전압 상승과 "0"이 저장되어 있을 때의 BL 전압 상승의 중간 값의 전압 상승을 발생시키는 장치가 별도로 필요하다.
도 3는 종래의 기준전압 발생 장치의 회로도이다.
도 3을 참조하면, 기준전압 발생 장치는 각각의 /BL로 기준 전압을 인가하기위하여 두 개의 /BL(/BL0, /BL1) 당 강유전 메모리 셀과 동일한 구조를 갖는 2개의 기준셀(31, 32)을 각각 구비하며, 2개의 기준셀(31, 32)은 각각 "1"과 "0"을 항상 저장하고 있다. 구체적으로, /BL0 및 /BL1 으로 Vref를 인가하는 2개의 기준셀(31, 32)의 구성에 대해 살펴보면, 기준셀(31)은 일측이 기준셀플레이트(Reference Cell Plate, 이하 RCP라 함)에 연결되며, 데이터 "1"을 저장하고 있는 정보저장용 강유전체 커패시터(C31) 및 /BL0와 상기 강유전체 커패시터(C31)의 타측 사이에 연결되며 기준워드라인(Reference Word Line, 이하 RWL이라 함)이 게이트단에 연결되는 스위칭 트랜지스터(T31)로 이루어지며, 기준셀(32)은 일측이 상기 RCP에 연결되며, 데이터 "0"을 저장하고 있는 정보저장용 강유전체 커패시터(C32) 및 상기 강유전체 커패시터(C32)의 타측과 /BL1 사이에 연결되며 상기 RWL이 게이트단에 연결되는 스위칭 트랜지스터(T32)로 이루어지며, 여기에 도시되지 않은 나머지 기준셀들의 구성도 이와 동일하다.
상기한 구성을 갖는 기준전압 발생 장치의 동작을 설명하면 다음과 같다.
상기 기준셀(31, 32)에 각각 "1"과 "0"을 저장해 놓은 상태에서 RWL 및 RCP를 구동하면, 각각의 셀에 ΔVBL"1"과 ΔVBL"0"를 발생시킬 크기의 전하가 발생된다. 이때, /BL1과 /BL0를 연결해 놓으면 두 개의 기준셀(31, 32)에서 발생된 전하에 의해 두개의 /BL에 동시에 전압 상승이 일어나며, 그 크기는 (ΔVBL"1"+ ΔVBL"0")/2이 되어 메모리 셀에 저장되어 있던 데이타 "1"과 "0"을 감지증폭기(도시하지 않음)에 의해 구분할 수 있다.
전술한 바와 같은 종래의 기준전압 발생 장치를 이용하면 매우 안정적인 기준전압을 발생시킬 수 있다. 강유전체 캐패시터의 피로특성(Fatigue) 및 이력특성 왜곡(Imprint) 현상에 의한 잔류분극의 변화가 서로 반대의 데이타를 써 놓은 두 개의 캐패시터(T31, T32)에 의해 상쇄되기 때문이다.
일반적으로, 반도체 소자 제조 공정을 수행하는 과정에서는 예컨대, 캐패시터의 두 전극이 서로 연결되는 등의 여러가지 결함이 발생할 수 있다. 이러한, 결함은 최대한 제거되어야 하지만 한계가 있으므로, 결함이 발생된 소자는 불량품으로 분류되어 생산 수율(Yield)을 낮추는 주된 요인이 된다.
따라서, 메모리 소자 등의 경우에는 여분의 셀(Redundancy cell)을 설치하였다가, 메모리 셀에서 결함이 발생하여 불량품으로 분류된 소자의 결함이 발생된 셀을 여분의 셀로 치환하여 양품으로 만들도록 한다. 이때, 여분의 셀이 많을수록 불량품을 구제할 가능성은 높아지지만 칩(Chip)의 크기를 증가시키는 요인이 되므로 일정한 양만 배치한다. 이러한 결함은 FeRAM에서도 동일하게 발생할 수 있으며, 메모리 셀과 유사한 구조를 갖는 기준셀에서도 발생할 수 있다.
기준셀에서 결함이 발생한 경우, 결함이 발생한 기준셀을 이용하는 BL에 연결된 모든 셀들이 작동하지 않게 된다(Column fail). 그런데, 전술한 종래의 기준전압 발생 장치는 두 개의 기준셀에서 출력된 신호를 두 개의 /BL이 이용하므로, 이들 중 한 개의 기준셀에서만 결함이 발생하여도 두 개의 BL에 연결된 셀들이 작동을 하지 않게 되므로, 두 개의 여분의 셀 컬럼을 사용하여야 구제가 가능하다. 따라서, 불량품의 구제 가능성이 낮아지므로 수율이 낮아지는 문제점이 발생하게된다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 하나의 부비트라인에 두 개의 기준셀을 연결함으로서, 수율을 향상시킬 수 있는 강유전체 메모리 장치에서의 기준전압 발생 장치를 제공하는데 그 목적이 있다.
도 1은 강유전체 커패시터의 양단 전압에 따른 이력 특성을 도시한 그래프.
도 2는 강유전체 메모리 장치의 단위 셀 회로도.
도 3은 종래기술에 따른 강유전체 메모리에서의 기준전압 발생 장치를 도시한 회로도.
도 4는 본 발명의 일실시예에 따른 기준전압 발생 장치를 도시한 회로도.
도 5는 본 발명에 따른 각 신호의 특성을 도시한 타이밍 챠트.
* 도면의 주요 부분에 대한 설명
41 : 제1 기준셀
42 : 제2 기준셀
상기 목적을 달성하기 위한 본 발명은, 강유전체 메모리의 기준전압 발생 장치에 있어서, 부비트라인; 제1 및 제2 기준워드라인; 셀플레이트 전압의 0.2 내지 0.8배의 전압이 인가되는 제1 및 제2 기준셀플레이트; 상기 부비트라인에 일측이 연결되며 상기 제1 기준셀플레이트에 타측이 연결되어, 항상 제1 레벨의 데이타를 갖는 제1 기준셀; 및 상기 제1 기준셀과 공통으로 상기 부비트라인에 일측이 연결되며 상기 제2 기준셀플레이트에 타측이 연결되어, 항상 제2 레벨의 데이타를 갖는 제2 기준셀을 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일실시예에 따른 기준전압 발생 장치를 도시한 회로도이다.
도 4를 참조하면, 본 발명의 기준전압 발생 장치는, 부비트라인(/BL0)과, 제1 및 제2 기준워드라인(RWL_H, RWL_L)과, 셀플레이트 전압의 0.2 내지 0.8배의 전압이 인가되는 제1 및 제2 기준셀플레이트(RCP_H, RCP_L)와, 상기 부비트라인(/BL0 또는 /BL1)에 일측이 연결되며 상기 제1 기준셀플레이트(RCP_H)에 타측이 연결되어, 항상 제1 레벨의 데이타("1")를 갖는 제1 기준셀(41)과 및 상기 제1 기준셀(41)과 공통으로 상기 부비트라인(/BL0)에 일측이 연결되며 상기 제2 기준셀플레이트(RCP_L)에 타측이 연결되어, 항상 제2 레벨의 데이타("0")를 갖는 제2 기준셀(42)를 포함하여 이루어진다.
또한, 상기 제1 기준셀(41)은, 일측이 상기 제1 기준셀플레이트(RCP_H)에 연결되며, 상기 제1 레벨의 데이터("1")를 저장하는 제1 강유전체 커패시터(C41) 및 상기 부비트라인(/BL0)과 상기 제1 강유전체 커패시터(C41)의 타측 사이에 연결되며, 상기 제1 기준워드라인(RWL_H)이 게이트단에 연결되는 제1 스위칭 트랜지스터(T41)를 포함하여 이루어지며,
상기 제2 기준셀(42)은, 일측이 상기 제2 기준셀플레이트(RCP_L)에 연결되며, 상기 제2 레벨의 데이터("0")를 저장하는 제2 강유전체 커패시터(C42) 및 상기 부비트라인(/BL0)과 상기 제2 강유전체 커패시터(C42)의 타측 사이에 연결되며, 상기 제2 기준워드라인(RWL_L)이 게이트단에 연결되는 제2 스위칭 트랜지스터(T42)를 포함하여 이루어진다.
설명의 편리함을 위해, 도 4에서 기준전압 발생 장치는 두 개의 부비트라인(/BL0과 /BL1)에 연결된 4개의 기준셀을 구비하도록 한정 도시하였으며,이는 충분히 확장 가능하다.
상기 도 4와 같이 구성되는 본 발명의 기준전압 발생 장치는, 메모리 셀과 동일한 구조의 기준셀(41, 42)에 항상 "1"의 데이타를 써 놓는 기준셀(41)과 항상 "0"의 데이타를 써 놓는 기준셀(42)을 동일한 /BL0에 연결하되, 읽기 동작을 수행할 때 RCP에 인가하는 인가하는 메모리 셀플레이트에 인가하는 전압보다 낮은 전압 예컨대, 메모리 셀플레이트에 인가하는 전압의 0.2 ∼ 0.8배의 전압을 인가하여 기준전압을 발생시킨다.
한편, 한 개의 /BL에 항상 "1"의 데이타를 써 놓는 셀과 항상 "0"의 데이타를 서 놓는 셀을 배치하여 기준셀을 구성한 후, 전술한 종래와 같은 방식으로 RCP에 인가하는 전압과 메모리 셀플레이트에 인가하는 전압을 동일하게 하였을 경우에는 기준전압은 대략 ΔVBL"1"+ ΔVBL"0"정도가 되어, 기준전압으로서의 역할을 할 수 없게 된다.
그런데, FeRAM의 읽기 과정에서 신호 전압(ΔVBL"1", ΔVBL"0")은 강유전체 캐패시터의 분극-전압 이력 특성에 의해 발생되며, 이 크기는 강유전체 캐패시터에 인가되는 전압 즉, 셀플레이트에 인가되는 전압의 함수이다. 따라서, 읽기 과정에서 RCP에 인가하는 전압을 메모리 셀플레이트에 인가하는 전압에 비해 충분히 낮으면, 한 개의 /BL에 항상 "1"의 데이타를 써 놓는 기준셀(41)과 항상 "0"의 데이타를 써 놓는 기준셀(42)을 배치하여도 정상적인 읽기 동작이 가능한 Vref의 발생이 가능하다.
여기서, 상기 제1 및 제2 강유전체 캐패시터(C41, C42)는, 메모리 셀 캐패시터의 0.5 내지 1.5배의 면적을 갖는다.
도 5는 본 발명에 따른 각 신호의 특성을 나타내는 타이밍 챠트이다.
도 5를 참조하면, 특정 셀에 저장된 데이타를 읽기 위하여 워드라인과 셀플레이트에 전압(WL, CP)을 인가할 때, 동시에 RWL들(RWL_H, RWL_L)에도 WL과 동일한 전압을 인가한다. 또한, RCP들(RCP_H, RCP_L)에도 전압을 인가하되 셀플레이트에 인가되는 전압(CP)의 0.2 ∼ 0.8배인 전압을 인가함으로써 Vref가 발생된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, FeRAM의 불량품 구제 가능성을 높임으로써, 생산 수율을 높일 수 있다.

Claims (3)

  1. 강유전체 메모리의 기준전압 발생 장치에 있어서,
    부비트라인;
    제1 및 제2 기준워드라인;
    셀플레이트 전압의 0.2 내지 0.8배의 전압이 인가되는 제1 및 제2 기준셀플레이트;
    상기 부비트라인에 일측이 연결되며 상기 제1 기준셀플레이트에 타측이 연결되어, 항상 제1 레벨의 데이타를 갖는 제1 기준셀; 및
    상기 제1 기준셀과 공통으로 상기 부비트라인에 일측이 연결되며 상기 제2 기준셀플레이트에 타측이 연결되어, 항상 제2 레벨의 데이타를 갖는 제2 기준셀
    을 포함하여 이루어지는 기준전압 발생 장치.
  2. 제 1 항에 있어서,
    상기 제1 기준셀은,
    일측이 상기 제1 기준셀플레이트에 연결되며, 상기 제1 레벨의 데이터를 저장하는 제1 강유전체 커패시터; 및
    상기 부비트라인과 상기 제1 강유전체 커패시터의 타측 사이에 연결되며, 상기 제1 기준워드라인이 게이트단에 연결되는 제1 스위칭 트랜지스터를 포함하여 이루어지며,
    상기 제2 기준셀은,
    일측이 상기 제2 기준셀플레이트에 연결되며, 상기 제2 레벨의 데이터를 저장하는 제2 강유전체 커패시터; 및
    상기 부비트라인과 상기 제2 강유전체 커패시터의 타측 사이에 연결되며, 상기 제2 기준워드라인이 게이트단에 연결되는 제2 스위칭 트랜지스터를 포함하여 이루어지는 기준전압 발생 장치.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 강유전체 캐패시터는, 메모리 셀 캐패시터의 0.5 내지 1.5배인 것을 특징으로 하는 기준전압 발생장치.
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