KR20020073701A

KR20020073701A - 메모리장치의 출력 전류 구동능력을 조절하는 제어 회로를포함하는 메모리 콘트롤러 및 이를 채용하는 메모리 시스템

Info

Publication number: KR20020073701A
Application number: KR1020010013453A
Authority: KR
Inventors: 정대희
Original assignee: 삼성전자 주식회사
Priority date: 2001-03-15
Filing date: 2001-03-15
Publication date: 2002-09-28

Abstract

반도체 메모리장치, 즉 램버스 디램의 출력핀을 통해 충분한 전류가 흐르지 못함으로 인하여 발생되는 램버스 디램의 오동작을 방지하고 또한 램버스 디램의 칩 면적을 감소시키게 하는 메모리 콘트롤러 및 이를 채용하는 시스템이 개시된다. 본 발명에 따른 메모리 콘트롤러는, 각각 복수개의 채널들에 출력핀들이 연결되고 상기 출력핀들을 구동하는 출력 드라이버들의 전류 구동능력이 자동으로 조절되는 복수개의 반도체 메모리장치들을 제어하고, 특히 상기 반도체 메모리장치들의 상기 출력 드라이버들의 전류 구동능력을 조절하기 위한 제어신호들을 발생하는 제어회로를 포함하는 것을 특징으로 한다. 상기 제어회로는, 상기 채널의 전압레벨과 기준전압을 비교하는 비교기, 및 상기 비교기의 출력에 응답하여 상기 제어신호들을 발생하여 상기 메모리장치들중 선택되는 메모리장치로 출력하는 전류제어 카운터를 구비한다.

Description

메모리장치의 출력 전류 구동능력을 조절하는 제어 회로를 포함하는 메모리 콘트롤러 및 이를 채용하는 메모리 시스템{Memory controller including control circuit for controlling output current driving capability of memory device and memory system using the same}

본 발명은 반도체 장치에 관한 것으로, 특히 램버스(Rambus) 디램의 출력 전류 구동능력을 조절하는 제어 회로를 포함하는 메모리 콘트롤러 및 이를 채용하는 시스템에 관한 것이다.

근래에 반도체 메모리장치의 고속동작을 실현하기 위해, 램버스 디램(RamBusDRAM)과 같이 데이터 및 어드레스들이 패킷(Packet) 단위로 입력되는 반도체 메모리장치가 실용화되고 있다.

도 1에 도시된 바와 같이 패킷 방식 반도체 메모리장치를 채용하는 씨스템에서는, 하나의 메모리 콘트롤러(15)와 다수개의 패킷 방식 메모리장치들(131 내지 134)이 동일한 신호라인들(11)에 연결되며, 신호라인(11)은 통상 채널이라 불린다. 따라서 패킷 방식 반도체 메모리장치들(131 내지 134)는 채널(11)에 연결되는 출력핀의 부하의 크기에 따라 출력드라이버의 전류 구동능력을 미세하게 조절하기 위한 자동 전류제어 회로(Automatic current control circuit)를 구비한다.

그런데 반도체 메모리장치들(131 내지 134) 내부에 구비되어 있는 자동 전류제어 회로가 정상적인 동작을 수행하기 위해서는 반도체 메모리장치들(131 내지 134)의 출력핀, 즉 채널(11)을 통해 약 30mA 정도의 전류(IOL)가 흘러야 한다. 그런데 출력핀을 통해 30mA보다 적은 전류가 흐르게 되면 출력핀의 전압, 즉 채널(11)의 전압이 충분히 높아지지 않게 되어 반도체 메모리장치들(131 내지 134)이 오동작될 수 있다.

또한 반도체 메모리장치들(131 내지 134)이 내부에 자동 전류제어 회로를 포함해야 하므로 칩 면적이 커지는 단점이 있다.

따라서 본 발명이 이루고자하는 기술적 과제는, 램버스 디램의 출력핀을 통해 충분한 전류가 흐르지 못함으로 인하여 발생되는 램버스 디램의 오동작을 방지하고 또한 램버스 디램의 칩 면적을 감소시키게 하는 메모리 콘트롤러를 제공하는데 있다.

본 발명이 이루고자하는 다른 기술적 과제는, 상기과 같은 메모리 콘트롤러를 채용하는 메모리 시스템을 제공하는 데 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 패킷 방식 반도체 메모리장치를 채용하는 메모리 시스템을 나타내는 도면이다.

도 2는 본 발명에 따른 메모리 콘트롤러 및 이를 채용하는 시스템을 개략적으로 나타내는 도면이다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 메모리 콘트롤러는, 각각 복수개의 채널들에 출력핀들이 연결되고 상기 출력핀들을 구동하는 출력 드라이버들의 전류 구동능력이 자동으로 조절되는 복수개의 반도체 메모리장치들을 제어하고, 특히 상기 반도체 메모리장치들의 상기 출력 드라이버들의 전류 구동능력을 조절하기 위한 제어신호들을 발생하는 제어회로를 포함하는 것을 특징으로 한다.

상기 제어회로는, 상기 채널의 전압레벨과 기준전압을 비교하는 비교기, 및 상기 비교기의 출력에 응답하여 상기 제어신호들을 발생하여 상기 메모리장치들중 선택되는 메모리장치로 출력하는 전류제어 카운터를 구비한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 메모리 시스템은, 복수개의 채널들, 각각 상기 채널들에 출력핀들이 연결되고 상기 출력핀들에 대한 출력 드라이버들의 전류 구동능력이 자동으로 조절되는 복수개의 반도체 메모리장치들, 상기 채널들에 연결되고 상기 반도체 메모리장치들을 제어하는 메모리 콘트롤러를 구비하고, 상기 반도체 메모리장치들의 상기 출력 드라이버들의 전류 구동능력을 조절하기 위한 제어신호들이 상기 메모리 콘트롤러에서 발생되는 것을 특징으로 한다.

상기 메모리 콘트롤러가 상기 제어신호들을 발생하는 제어회로를 포함하고,상기 제어회로는 상기 채널의 전압레벨과 기준전압을 비교하는 비교기, 및 상기 비교기의 출력에 응답하여 상기 제어신호들을 발생하여 상기 메모리장치들중 선택되는 메모리장치로 출력하는 전류제어 카운터를 한다.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 2는 본 발명에 따른 메모리 콘트롤러 및 이를 채용하는 시스템을 개략적으로 나타내는 도면이다. 여기에서는 하나의 메모리장치(23)만이 도시되었다.

도 2를 참조하면, 본 발명에 따른 메모리 시스템은, 복수개의 채널(21), 채널(21)에 연결되는 메모리장치(23), 및 채널(21)에 연결되고 메모리장치(23)을 제어하는 메모리 콘트롤러(25)를 구비한다.

메모리장치(23)는 램버스 디램과 같은 패킷 방식 메모리장치로서 채널(21)에 연결되는 출력핀(23a)과 출력핀(23a)에 연결되고 전류 구동능력이 가변되는 출력 드라이버(23b)를 구비한다. 출력 드라이버(23b)는 엔모스 트랜지스터들(N11 내지 N1n, N21 내지 N2n)을 포함하여 구성된다.

특히 본 발명에 따른 메모리 시스템에서는 메모리장치(23)의 출력 드라이버(23b)의 전류 구동능력을 가변 조절하기 위한 제어신호들(C1 내지 Cn)이메모리 콘트롤러(25)에서 발생된다.

메모리 콘트롤러(25)는 채널(21)에 연결되는 핀(25a)과 메모리장치(23)의 출력 드라이버(23b)의 전류 구동능력을 가변 조절하기 위한 제어신호들(C1 내지 Cn)을 발생하는 제어회로(25b)를 구비한다. 제어회로(25b)는 핀(25a)을 통해 입력되는 채널(21)의 전압레벨과 기준전압(Vref)을 비교하는 비교기(b1) 및 비교기(b1)의 출력에 응답하여 제어신호들(C1 내지 Cn)을 발생하는 전류제어 카운터(b2)를 포함하여 구성된다.

여기에서 채널(21)에 연결되는 종단전압(Vterm)은 1.8볼트 정도인 것이 바람직하고 기준전압(Vref)은 1.0볼트 정도인 것이 바람직하다.

이상에서 설명한 바와 같이 제어신호들(C1 내지 Cn)을 발생하는 제어회로(25b)가 종래기술에서는 메모리장치(23) 내부에 포함되지만 본 발명에서는 메모리 콘트롤러(25) 내부에 포함된다. 따라서 메모리 콘트롤러(25)가 지속적으로 채널(21)의 전압을 측정하여 그에 상응하는 제어신호들(C1 내지 Cn)을 발생하여 메모리장치(23)의 출력 드라이버(23b)에 제공함으로써 출력 드라이버(23b)의 전류 구동능력을 가변시킨다. 이에 따라 메모리장치(23)의 출력핀(23a)의 전압, 즉 채널(21)의 전압이 낮아지는 것이 방지되어 메모리장치(23)이 오동작되는 것이 방지될 수 있다.

또한 제어회로(25b)가 메모리장치(23)에는 포함되지 않으므로 메모리장치의 칩 면적이 감소될 수 있는 장점이 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 메모리 콘트롤러 및 이를 채용하는 시스템은, 메모리장치의 출력핀을 통해 충분한 전류가 흐르지 못함으로 인하여 발생되는 메모리장치의 오동작을 방지하고 또한 메모리장치의 칩 면적을 감소시키는 장점이 있다.

Claims

각각 복수개의 채널들에 출력핀들이 연결되고 상기 출력핀들을 구동하는 출력 드라이버들의 전류 구동능력이 자동으로 조절되는 복수개의 반도체 메모리장치들을 제어하는 메모리 콘트롤러에 있어서,

상기 반도체 메모리장치들의 상기 출력 드라이버들의 전류 구동능력을 조절하기 위한 제어신호들을 발생하는 제어회로를 포함하는 것을 특징으로 하는 메모리 콘트롤러.
제1항에 있어서, 상기 제어회로는,

상기 채널의 전압레벨과 기준전압을 비교하는 비교기;

상기 비교기의 출력에 응답하여 상기 제어신호들을 발생하여 상기 메모리장치들중 선택되는 메모리장치로 출력하는 전류제어 카운터를 구비하는 것을 특징으로 하는 메모리 콘트롤러.
복수개의 채널들;

각각 상기 채널들에 출력핀들이 연결되고 상기 출력핀들에 대한 출력 드라이버들의 전류 구동능력이 자동으로 조절되는 복수개의 반도체 메모리장치들;

상기 채널들에 연결되고 상기 반도체 메모리장치들을 제어하는 메모리 콘트롤러를 구비하고,

상기 반도체 메모리장치들의 상기 출력 드라이버들의 전류 구동능력을 조절하기 위한 제어신호들이 상기 메모리 콘트롤러에서 발생되는 것을 특징으로 하는 메모리 시스템.
제3항에 있어서, 상기 메모리 콘트롤러가 상기 제어신호들을 발생하는 제어회로를 포함하고, 상기 제어회로는,

상기 채널의 전압레벨과 기준전압을 비교하는 비교기; 상기 비교기의 출력에 응답하여 상기 제어신호들을 발생하여 상기 메모리장치들중 선택되는 메모리장치로 출력하는 전류제어 카운터를 구비하는 것을 특징으로 하는 메모리 시스템.