KR20020067775A - 반도체 장치의 게이트 구조물 형성 방법 - Google Patents

Abstract

미세한 선폭을 가지면서 우수한 수직 프로 파일을 갖는 반도체 장치의 게이트 구조물 형성 방법이 개시되어 있다. 반도체 기판 상에 제1 절연막, 폴리실리콘막, 제2 절연막을 순차적으로 형성한다. 상기 절연막 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴에 의해 노출된 제2 절연막을 식각하여 제2 절연막 패턴을 형성한다. 제2 절연막 패턴을 식각 마스크로 하고, HeO₂와 HBr의 혼합 가스를 사용하여 상기 폴리실리콘막과 상기 제1 절연막을 순차적으로 식각하여 게이트 구조물을 형성한다. 상기 제2 절연막 패턴을 마스크로 하고, 상기 식각 가스의 조성을 최적화 함으로서 양호한 수직 프로파일을 가진 게이트 구조물을 형성할 수 있다.

Description

반도체 장치의 게이트 구조물 형성 방법{Method of manufacturing a gate structure in semiconductor device}

본 발명은 반도체 장치의 게이트 구조물 형성 방법에 관한 것이다. 보다 상세하게는 미세한 선폭을 가지면서 우수한 수직 프로 파일을 갖는 반도체 장치의 게이트 구조물 형성 방법에 관한 것이다.

근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체장치의 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되어 왔다.

반도체 장치 중에서 디램(DRAM) 소자를 예로 들면, 64 메가비트 디램의 양산이 이루어져 왔고, 최근에는 256 메가비트 디램의 양산이 진행되고 있으며, 이에 더하여 기가 비트 디램(Giga bit DRAM)으로 고집적화에 대한 양산 연구가 진행되고 있다. 이에 따라 반도체 장치의 제조에 이용되는 막 형성을 위한 가공 기술에 대한 요구도 점점 엄격해지고 있다. 이는 절연막 또는 도전막 등을 포함하는 여러 가지 막들을 다층 구조로 형성하고, 0.15㎛ 이하 디자인룰(design rule)의 미세 패턴을 갖는 구조 등으로 형성하기 때문이다.

또한 CPU(α-chip) 제품이나 SRAM 제품의 경우에 있어서 가장 중요한 특성중의 하나는 제품의 속도 증가(speed-up) 이며 이와 같은 빠른 속도를 구현하기 위해서는 트랜지스터의 게이트 전극의 선폭을 줄이는 것이 중요한 요인이다. 그러나 포토리소그라피법을 이용한 패터닝 방법에 의해서 100nm 이하의 선폭을 구현하기는 어려운 상황이다. 이에 따라 하드 마스크(Hard mask)를 이용하여 게이트 전극의 선폭을 줄이는 방법을 사용하고 있다.

상기 하드 마스크를 이용하여 게이트 구조물을 형성하는 방법은, 반도체 기판에 제1 절연막, 폴리실리콘막을 형성한다. 그리고 상기 폴리실리콘막 상에 제2 절연막을 증착하고, 상기 제2 절연막의 소정 부분을 식각하여, 제2 절연막 패턴을 형성한다. 그리고 상기 제2 절연막 패턴은, 하부의 상기 폴리실리콘막 및 제1 절연막을 식각하기 위한 하드 마스크로 사용된다. 즉 상기 제2 절연막 패턴을 식각마스크로 하여 상기 폴리실리콘막을 식각하여 상기 게이트 구조물이 형성된다.

상기 하드 마스크를 마스크로 하여 상기 폴리실리콘막을 식각할 때, 기존에 포토레지스트 패턴을 마스크로 사용하여 식각을 수행하여 왔던 식각 가스와 동일한 가스를 사용하여 식각을 수행한다. 그러나 상기 식각 가스를 사용하여 식각을 수행하여 얻어지는 상기 게이트 구조물은, 언더컷(undercut)이 발생하여 수직 프로파일이 양호하지 못하거나, 피팅(pitting) 및 선폭의 불안정 등이 발생된다.

상기와 같이 게이트 구조물이 정상적으로 형성되지 못하면, 상기 게이트 전극의 저항 증가가 발생하게 되고, 이에 따라 트랜지스터의 동작에 치명적인 영향을 초래하게 되어 반도체 장치의 불량을 유발하게 된다.

따라서 본 발명의 목적은, 미세한 선폭을 가지면서 우수한 수직 프로 파일을 갖는 반도체 장치의 게이트 구조물 형성 방법을 제공하는데 있다.

도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 게이트 구조물을 형성하기 위한 방법을 설명하기 위한 공정도이다.

* 도면의 주요부분에 대한 부호의 설명 *

10 : 반도체 기판 12 : 게이트 절연막

14 : 폴리실리콘막 16 : 실리사이드막

18a : 하드마스크 20 : 게이트 구조물

본 발명의 목적을 달성하기 위한 본 발명의 게이트 구조물 형성 방법은, 반도체 기판 상에 제1 절연막, 폴리실리콘막 및 제2 절연막을 순차적으로 형성한다. 상기 제2 절연막 상에 포토레지스트 조성물이 코팅되는 포토레지스트막을 형성하고, 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴에 의해 노출된 제2 절연막을 식각하여 제2 절연막 패턴을 형성하고, 상기 포토레지스트 패턴을 스트립(strip)한다. 상기 제2 절연막 패턴을 식각 마스크로 사용하고, HeO2 와 HBr의 혼합 가스를 사용하여 상기 폴리실리콘막 및 상기 제1 절연막을 순차적으로 식각하여 상기 반도체 기판 상의 소정 부위에 제1 절연막 패턴, 폴리실리콘 패턴 및 제2 절연막 패턴으로 구성되는 게이트 구조물을 형성하는 방법을 제공한다.

따라서 상기 제2 절연막 패턴을 식각 마스크로 사용하여 미세한 선폭을 갖는 게이트 구조물을 형성할 수 있으며, 이 때 상기 폴리실리콘막을 식각하기 위한 식각 가스의 조성을 최적화함으로서 양호한 프로파일을 가진 게이트 구조물을 형성할 수 있다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.

도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 게이트 구조물을 형성하기 위한 방법을 설명하기 위한 공정도이다.

도 1a를 참조하면, 반도체 기판(10)상에 제1 절연막(12), 폴리실리콘막(14)을 순차적으로 증착하고, 상기 폴리실리콘막(14)상에 실리사이드막(16)을 형성한다. 이때 상기 실리사이드막을 형성하는 공정을 생략하고 공정을 수행할 수도 있다.

상기 제1 절연막(12)은 산화 실리콘(SiO₂)을 포함하는 절연 물질을 증착하여 형성되고, 이는 후속 공정을 통해 게이트 전극에서 게이트 절연막이 된다. 상기 실리사이드막(16)을 형성하기 위해, 상기 폴리실리콘막(14)상에 실리사이드 물질을 증착한다. 상기 증착되는 실리사이드 물질은 텅스텐(W)과 같은 고융점의 금속을 포함하고, 상기 형성되는 실리사이드막(16)은 텅스텐 실리사이드막(WSix layer)을 포함한다. 상기 실리사이드막(16)에 의해 후속 공정을 통해 형성되는 게이트 전극의 저항을 감소시킬 수 있다.

도 1b를 참조하면, 상기 실리사이드막(16)상에 절연 물질을 증착하여 제2 절연막(18)을 형성한다. 상기 제2 절연막(18)은 하부에 형성된 막들을 식각하기 위한 하드 마스크를 형성하기 위한 막이다. 그러므로 상기 제2 절연막(18)은, 식각을 수행할 때 하부막과 고선택비를 가질 수 있는 절연 물질을 증착하여야 하고, 이러한 절연 물질은 산화 실리콘(SiO₂)을 포함한다.

도 1c를 참조하면, 상기 제2 절연막(18) 상에 포토레지스트 조성물이 코팅되는 포토레지스트막을 형성한다. 그리고 상기 포토레지스트막의 소정 부위을 제거하여 상기 제2 절연막의 표면이 노출되는 포토레지스트 패턴(20)을 형성한다.

도 1d를 참조하면, 상기 포토레지스트 패턴(20)에 의해 노출된 상기 제2 절연막(18)을 식각하여 제2 절연막 패턴(18a)을 형성한다.

도 1e를 참조하면, 상기 제2 절연막 패턴(18a)의 상부의 포토레지스트 패턴(20)을 스트립(strip)한다.

상기 제2 절연막 패턴(18a)은 하부막들을 식각하기 위해 사용되는 하드 마스크이다. 즉 상기 제2 절연막 패턴(18a) 자체를 식각 마스크로하여 식각을 수행한다. 이러한 하드마스크를 사용하여 식각을 수행하면, 포토레지스트 패턴을 사용하여 식각을 수행할 경우에 발생하는 문제점들을 유발하지 않고 패턴을 구현할 수 있다. 구체적으로, 사진 공정시에 발생되는 난반사에 의한 낫칭(notching)과 같은 불량이 방지된다. 또한 식각을 수행하는 중에 발생되는 폴리머의 양이 감소되어 미세한 선폭을 갖는 패턴을 형성할 수 있다.

도 1f를 참조하면, 상기 제2 절연막 패턴(18a)을 식각 마스크로하여 하부막인 실리사이드막(16)과 폴리실리콘막(14)과 제1 절연막(12)을 순차적으로 식각하여 게이트 구조물(20)을 형성한다. 상기 식각은 상기 제2 절연막 패턴(18a)을 구성하는 절연 물질과 상기 식각이 수행되는 하부막들과의 식각 선택비가 높은 식각 가스를 사용하여 이루어진다.

이때 상기 식각 가스는 HeO₂와 HBr의 혼합가스를 사용한다. 구체적으로는 HeO₂: HBr = 1: 6 내지 10의 유량비를 갖는 혼합가스를 사용하여 식각을 수행한다. 상기 식각 가스의 조성은 종래의 포토레지스트 패턴에 의해 폴리실리콘막(14)을 식각할 때 사용하는 주식각 가스인 염소(Cl)가스가 제외된다. 이러한 조성을 가진 상기 혼합 가스는 상기 하드 마스크로 사용되어지는 절연 물질과의 식각 선택비가 높다. 그러므로 피팅(pitting)과 같은 불량이나, 상기 폴리실리콘의 언더컷(undercut) 등이 발생하는 것을 방지할 수 있다. 또한 상기 조성을 갖는 혼합 가스를 사용하여 식각을 수행할 때, 식각 챔버 내에는 고 파워를 인가한다. 상기 고 파워를 인가함에 따라 폴리실리콘의 식각률이 증가되어 만도체 장치의 생산성이 향상된다.

따라서 하드 마스크를 식각 마스크로 하고, 상기의 조성을 가지는 식각 가스를 사용하여 폴리실리콘막을 포함하는 하부막의 식각을 수행함으로서 향상된 프로파일을 갖는 게이트 구조물을 수득할 수 있다.

본 발명에 의하면, 게이트 구조물은 절연막 패턴과 같은 하드 마스크를 식각 마스크로 하고, 상기 식각을 수행하기 위한 식각 가스의 조성을 최적화하여 폴리실리콘을 포함하는 막들을 식각함으로서 양호한 프로파일을 갖도록 형성할 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

1. 반도체 기판 상에 제1 절연막, 폴리실리콘막 및 제2 절연막을 순차적으로 형성하는 단계;

   상기 제2 절연막 상에 포토레지스트 조성물이 코팅되는 포토레지스트막을 형성하는 단계;

   상기 포토레지스트막의 소정 부위를 제거하여 상기 제2 절연막의 표면이 노출되는 포토레지스트 패턴을 형성하는 단계;

   상기 포토레지스트 패턴에 의해 노출된 제2 절연막을 식각하여 제2 절연막 패턴을 형성하는 단계;

   상기 포토레지스트 패턴을 스트립하는 단계; 및

   상기 제2 절연막 패턴을 식각 마스크로 사용하고, HeO2 와 HBr의 혼합 가스를 사용하여 상기 폴리실리콘막 및 상기 제1 절연막을 순차적으로 식각하여 상기 반도체 기판 상의 소정 부위에 제1 절연막 패턴, 폴리실리콘 패턴 및 제2 절연막 패턴으로 구성되는 구조물을 형상하는 단계를 포함하는 것을 특징으로 하는 반도체 장치에서 게이트 구조물 형성 방법.
2. 제 1항에 있어서, 상기 폴리실리콘막을 형성한 이후에, 상기 폴리실리콘막의 상부에 실리사이드 물질을 증착시켜 실리사이드막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치에서 게이트 구조물 형성 방법.
3. 제 2항에 있어서, 상기 폴리실리콘막의 상부에 형성되는 실리사이드막은 텅스텐 실리사이드막을 포함하는 것을 특징으로 하는 반도체 장치에서 게이트 구조물 형성 방법.
4. 제 1항에 있어서, 상기 제2 절연막을 형성하기 위해 증착되는 물질은 산화 실리콘을 포함하는 것을 특징으로 하는 반도체 장치에서 게이트 구조물 형성 방법.
5. 제 1항에 있어서, 상기 HBr과 HeO₂와의 혼합 가스는 HBr:HeO₂= 1: 6 내지 10의 유량비를 갖는 것을 특징으로 하는 반도체 장치에서 게이트 구조물 형성 방법.