KR20020058440A

KR20020058440A - Structure for securing DOF using dummy pad in fabrication of semiconductor device

Info

Publication number: KR20020058440A
Application number: KR1020000086546A
Authority: KR
Inventors: 김동석
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 2000-12-30
Filing date: 2000-12-30
Publication date: 2002-07-12

Abstract

PURPOSE: A structure for obtaining a processing margin by using a dummy pad in a semiconductor fabrication process is provided to restrain the flow of a developing solution damaging peripheral regions of chips arranged within a wafer by inserting a dummy pattern into a scribe lane part. CONSTITUTION: A region of higher pattern density and a region of lower pattern density are formed commonly on a wafer. A dummy pad(50) including a dummy pattern is inserted into a scribe lane portion adjacent to the region of higher pattern density. The region of higher pattern density is used as a main cell region of a semiconductor memory device. The region of lower pattern density is used as a peripheral region.

Description

Structure for securing DOF using dummy pad in fabrication of semiconductor device

본 발명은 반도체장치의 제조에 있어서의 더미패드를 이용한 공정마진 확보를 위한 구조에 관한 것으로, 게이트 사진식각단계에서 스크라이브 레인(scribe lane)에 더미패드를 삽입함으로써 공정마진을 확보하는 기술에 관한 것이다.The present invention relates to a structure for securing a process margin using a dummy pad in the manufacture of a semiconductor device, and relates to a technique for securing a process margin by inserting a dummy pad into a scribe lane in a gate photolithography step. .

게이트의 사진식각공정단계는 다양한 크기와 형태를 가진 라인들로 구성되어 있으며, 특히 간격이 넓은 라인의 DOF 마진이 부족하여 문제가 되고 있다. DRAM에서 간격이 넓은 라인은 주로 칩 중앙의 주변지역에 분포하고 있는데 이 부분의 패턴 밀도가 주 셀지역에 비해 현저히 낮으며, 동일한 양의 에너지에 노광되었을때 일반적으로 사용하는 포지티브 포토레지스트의 경우 밀도가 높은 라인에 비해 밀도가 낮은 라인이 작게 형성되거나 패턴 붕괴가 빨리 일어난다. 이것은 다양한 요인에 기인하는데 그중 하나가 현상후 현상액을 스핀드라이 방식으로 제거하기 때문이다. 스핀드라이 방식은 매우 효율적이나 현상액이 제거될 때 주 셀지역에 비해 상대적으로 패턴 밀도가 낮은 주변지역에 현상액의 흐름이 집중되므로 주변지역에 많이 분포하고 있는 간격이 넓은 라인들이 손상을 많이 받게 된다. 이로 인해 간격이 넓은 라인의 DOF 마진이 감소하여 전체적인 노광공정 마진을 떨어뜨리게 된다.The photolithography process of the gate is composed of lines of various sizes and shapes, and in particular, the lack of DOF margin of a wide spaced line becomes a problem. In the DRAM, the wide-spaced lines are mainly distributed around the center of the chip. The pattern density of this part is significantly lower than that of the main cell area, and the density of the positive photoresist commonly used when exposed to the same amount of energy is used. Lines with lower density are formed smaller or pattern collapse occurs faster than lines with higher density. This is due to various factors, one of which is to spin-dry the developer after development. The spin-dry method is very efficient, but when the developer is removed, the flow of the developer is concentrated in the surrounding area where the pattern density is relatively lower than that of the main cell area. This reduces the DOF margin of the wider gaps and lowers the overall exposure process margin.

본 발명은 상기 문제점을 해결하기 위한 것으로써, 웨이퍼내에 어레이로 배치된 칩들의 주변지역에 손상을 줄 수 있는 현상액의 흐름을 스크라이브 레인 부분에 더미패턴을 삽입함으로써 억제하여 주변지역을 가능한 한 주 셀지역과 동일한 조건으로 만들어 주변지역의 밀도가 낮은 패턴의 DOF를 더 확보할 수 있도록 하는 반도체장치 제조에 있어서의 더미패드를 이용한 공정마진 확보를 위한 구조를 제공하는데 목적이 있다.The present invention is to solve the above problems, by suppressing the flow of the developer, which can damage the peripheral area of the chips arranged in the array in the wafer by inserting a dummy pattern in the scribe lane portion, the peripheral area as possible as the main cell It is an object of the present invention to provide a structure for securing process margins using dummy pads in the manufacture of semiconductor devices that can be made in the same condition as the region and further secure a DOF having a low density pattern in the surrounding region.

도1은 웨이퍼상에서 기존의 메모리소자의 주변지역에 인접한 스크라이브 레인부의 처리를 나타낸 도면.1 shows processing of a scribe lane portion adjacent to a peripheral region of an existing memory element on a wafer;

도2는 게이트 사진식각단계에서 포지티브형 포토레지스트를 사용하여 노광 및 현상한 후 도1의 해당부위를 확대하여 나타낸 도면.FIG. 2 is an enlarged view of a corresponding part of FIG. 1 after exposure and development using a positive photoresist in a gate photolithography step; FIG.

도3은 주변지역에 인접한 스크라이브 레인 부분에 더미패드를 보강한 웨이퍼 맵을 나타낸 도면.3 is a view showing a wafer map with dummy pads reinforced in a portion of the scribe lane adjacent to the surrounding area.

도4는 도3의 확대도.4 is an enlarged view of FIG. 3;

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 주 셀지역 20 : 주변지역10: main cell area 20: surrounding area

30 : 간격이 넓은 라인패턴 40 : 스크라이브 레인30: wide line pattern 40: scribe lane

상기 목적을 달성하기 위한 본 발명은, 반도체장치 제조에 있어서의 더미패드를 이용한 공정마진 확보를 위한 구조에 있어서, 패턴 밀도가 상대적으로 높은 지역과 패턴 밀도가 상대적으로 낮은 지역이 함께 존재하는 웨이퍼상의 상기 패턴 밀도가 높은 지역에 인접하는 스크라이브 레인 부분에 더미패턴이 삽입된 것을 특징으로 한다.In order to achieve the above object, the present invention provides a structure for securing a process margin using a dummy pad in semiconductor device manufacturing, wherein a region having a relatively high pattern density and a region having a relatively low pattern density exist together on a wafer. The dummy pattern is inserted into a portion of the scribe lane adjacent to the region having a high pattern density.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

본 발명은 메모리장치의 주변회로지역에 인접한 스크라이브 레인부분에 더미패드를 삽입하여 주변회로지역의 현상액의 흐름을 가능한 한 억제하면서 주 셀지역과 동일한 조건으로 만드는 것이다.According to the present invention, the dummy pad is inserted into the scribe lane portion adjacent to the peripheral circuit region of the memory device to make the same condition as the main cell region while suppressing the flow of the developer in the peripheral circuit region as much as possible.

이와 같이 하면 게이트 사진식각공정에서의 노광후 현상단계에서 현상액을 스핀드라이 방식으로 제거할때 밀도가 높은 패턴에 비해 상대적으로 취약한 밀도가낮은 패턴이 현상액의 강력한 흐름에 의해 손상을 받아 붕괴될 확률이 줄어들게 되어 밀도가 낮은 패턴의 DOF를 더 확보할 수 있게 된다.In this way, when the developer is removed by spin-drying in the post-exposure developing step in the gate photolithography process, the pattern of relatively low density, which is relatively weak compared to the high density pattern, may be damaged and collapsed by the strong flow of the developer. This reduces the amount of DOF, allowing for a lower density of DOF patterns.

본 발명을 도면을 참조하여 보다 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

먼저, 도1은 웨이퍼상에서 기존의 메모리소자의 주변지역에 인접한 스크라이브 레인부의 처리를 나타낸 것으로, 현상액의 흐름에 의해 취약해지는 간격이 넓은 라인 패턴들에 대한 별도의 대응책이 없다.First, Figure 1 shows the processing of the scribe lane portion adjacent to the periphery of the existing memory device on the wafer, there is no separate countermeasure against the wide spaced line patterns vulnerable to the flow of the developer.

도2는 게이트 사진식각단계에서 포지티브형 포토레지스트를 사용하여 노광 및 현상한 후 도1의 해당부위를 확대하여 나타낸 것으로, 참조부호10은 주 셀부분, 20은 주변지역, 30은 주변지역에 존재하는 간격이 넓은 라인, 40은 스크라이브 레인부분을 각각 나타낸 것이다.FIG. 2 is an enlarged view of a corresponding part of FIG. 1 after exposure and development using a positive photoresist in a gate photolithography step, wherein reference numeral 10 is a main cell portion, 20 is a peripheral region, and 30 is a peripheral region. 40 shows a scribe lane part.

도3은 주변지역에 인접한 스크라이브 레인 부분에 더미패드(50)를 보강한 웨이퍼 맵을 나타낸 것이며, 도4는 도3을 확대한 것이다.3 illustrates a wafer map in which a dummy pad 50 is reinforced in a scribe lane portion adjacent to a peripheral area, and FIG. 4 is an enlarged view of FIG. 3.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명에 의하면, 게이트 노광공정의 DOF 마진 확보를 통해 안정적인 공정을 구성할 수 있고, 간격이 좁은 라인들과 간격이 넓은 라인들을 형성할때 존재하는 낮은 밀도 대 높은 밀도의 바이어스가 줄어들게 되므로 소자 개발에서 일반적으로 감수해야만 하는 마스크 교정을 최소화할 수 있다.According to the present invention, it is possible to construct a stable process by securing a DOF margin of the gate exposure process, and the low density vs. high density bias existing when forming narrow lines and wide lines is reduced, thereby developing devices. In order to minimize the mask correction that is normally required.

Claims

In the structure for securing a process margin using a dummy pad in the manufacture of a semiconductor device,

Securing process margins using dummy pads, characterized in that dummy patterns are inserted in the scribe lanes adjacent to the high pattern density areas on the wafer where the areas with relatively high pattern density and the areas with relatively low pattern density exist Structure for.

The method of claim 1,

The region having a high pattern density is a main cell region of a semiconductor memory device, and the region having a low pattern density is a peripheral region.