KR20020055059A - A method for forming capacitor in semiconductor device using hemispherical silicon grain - Google Patents

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KR20020055059A KR1020000084413A KR20000084413A KR20020055059A KR 20020055059 A KR20020055059 A KR 20020055059A KR 1020000084413 A KR1020000084413 A KR 1020000084413A KR 20000084413 A KR20000084413 A KR 20000084413A KR 20020055059 A KR20020055059 A KR 20020055059A
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Abstract

PURPOSE: A method for fabricating a capacitor of a semiconductor device by using a hemispherical silicon grain(HSG) is provided to guarantee sufficient capacitance while a depletion ratio is minimized in an ultra-high integrated device using a metal layer as an upper electrode, by controlling an increase of the depletion ratio in a negative bias while an HSG growth is not obstructed. CONSTITUTION: A lower layer having a predetermined conductive structure and a predetermined insulation structure is formed on a semiconductor substrate. The first silicon layer is formed on the lower layer. The second silicon layer is formed on the first silicon layer. The HSG(16) is formed on the second silicon layer. A dielectric thin film and an upper electrode are formed to cover the HSG. The first silicon layer is thicker than the second silicon layer, doped with higher density as compared with the second silicon layer.

Description

반구형실리콘그레인을 이용한 반도체 소자의 캐패시터 형성방법{A method for forming capacitor in semiconductor device using hemispherical silicon grain}A method for forming capacitor in semiconductor device using hemispherical silicon grain}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 캐패시터 형성 공정에 관한 것이며, 더 자세히는 반구형실리콘그레인(HSG)을 이용한 전하저장 전극 형성 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a capacitor forming process in a semiconductor device manufacturing process, and more particularly, to a charge storage electrode forming process using hemispherical silicon grains (HSG).

반도체 메모리 소자의 고집적화에 따라 동일 레이아웃 면적에서 보다 큰 캐패시턴스를 확보하기 위한 노력이 계속되고 있다. 캐패시턴스는 유전율(ε) 및 전극의 유효 표면적에 비례하고, 전극간 거리에 반비례한다.As semiconductor memory devices become more integrated, efforts have been made to secure larger capacitances in the same layout area. The capacitance is proportional to the dielectric constant epsilon and the effective surface area of the electrode, and inversely proportional to the distance between the electrodes.

한편, 전하저장 전극의 표면적을 확보하기 위한 노력의 일환으로 반구형실리콘그레인(hemispherical silicon grain) 기술이 제안되었다. 반구형실리콘그레인 기술은 비정질실리콘(amorphous silicon) 상태의 박막 상에 실리콘 씨드(seed)를 형성하고 고진공 어닐링(high vacuum annealing)을 실시하여 그레인을 성장시키는 공정을 사용하고 있으며, 1.5배 이상의 전하저장 전극 표면적 증가 효과를 얻을 수 있다.On the other hand, hemispherical silicon grain (hemispherical silicon grain) technology has been proposed as an effort to secure the surface area of the charge storage electrode. Hemispherical silicon grain technology uses a process of growing silicon by forming silicon seeds on a thin film of amorphous silicon and performing high vacuum annealing. A surface area increase effect can be obtained.

이러한 씨딩(seeding) 및 어닐링을 통한 반구형실리콘그레인 형성 공정은 하지 실리콘 박막 표면의 결정화 정도와 도펀트(dopant) 농도에 따라 반구형실리콘그레인의 크기와 밀도 등의 형상 특성, 즉 표면적 증가 특성이 민감하게 변화하므로, 일정한 도펀트 농도(인(P)의 경우 1.0E20atoms/cc) 이하로 유지한 상태에서 공정을 실시하고 있다.In this process of seeding and annealing, the hemispherical silicon grain formation process is sensitively changed in shape characteristics such as size and density of hemispherical silicon grains according to the degree of crystallization and dopant concentration of the underlying silicon thin film surface. Therefore, the process is carried out in the state of maintaining a constant dopant concentration (1.0E20 atoms / cc in the case of phosphorus (P)) or less.

그런데, 이와 같이 전하저장 전극의 전반적인 도핑 농도가 낮으면 네가티브 바이어스(negative bias)에서 공핍률(depletion ratio)이 커지는 문제점이 나타나며, 이를 방지하기 위하여 종래에는 HSG 성장 후 추가적인 PH3처리(열처리 또는 플라즈마처리)를 실시하여 도펀트 농도를 보강하여 왔다. 그러나, 이러한 PH3처리만으로는 충분한 도펀트 농도를 확보하기 힘들기 때문에 공핍률이 증가하는 현상을 억제하기 힘들었다.However, when the overall doping concentration of the charge storage electrode is low, there is a problem in that a depletion ratio increases in negative bias. In order to prevent this, conventionally, additional PH 3 treatment (heat treatment or plasma treatment) after HSG growth is performed. Treatment) to enhance the dopant concentration. However, since it is difficult to secure sufficient dopant concentration with such PH 3 treatment alone, it was difficult to suppress the phenomenon of increasing depletion rate.

이에 따라, 최근에는 하지 실리콘막을 고농도 도핑 폴리실리콘(인(P)의 경우 5.0E20atoms/cc)과 비도핑 비정질실리콘의 적층 구조를 이용하여 도펀트 농도를 증가시키려는 노력을 하고 있다. 즉, 고농도 도핑 폴리실리콘을 150Å 정도 증착하고, 그 상부에 비도핑 비정질실리콘을 250Å 정도 증착한 후 HSG 성장을 실시하고 있다.Accordingly, in recent years, efforts have been made to increase the dopant concentration by using a laminated structure of a high concentration of doped polysilicon (5.0E20 atoms / cc in the case of phosphorus (P)) and an undoped amorphous silicon. That is, HSG growth is carried out after depositing about 150 Å of highly doped polysilicon and about 250 비 of non-doped amorphous silicon on top of it.

이 경우 양호한 HSG 성장을 확보할 수 있음은 물론 상부전극으로 도핑된 폴리실리콘을 사용하는 경우에는 공핍률 증가 현상도 억제되고 있다. 그러나, 현재 상부전극으로 TiN과 같은 금속막을 적용하고 있는 바, 네가티브 바이어스에서 공핍률이 증가하는 현상이 여전히 나타나고 있다.In this case, it is possible to secure good HSG growth, and also increase the depletion rate when polysilicon doped with the upper electrode is used. However, since a metal film such as TiN is currently applied as the upper electrode, the depletion rate is still increasing in negative bias.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 특히 상부전극으로 금속막을 사용하는 경우에도 캐패시터의 하부전극 형성시HSG의 성장성 확보와 함께 네가티브 바이어스에서 공핍률이 증가하는 현상을 억제할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the problems of the prior art as described above. In particular, even when using a metal film as the upper electrode, the depletion rate increases in the negative bias together with securing the growth potential of the HSG when forming the lower electrode of the capacitor. It is an object of the present invention to provide a method for forming a capacitor of a semiconductor device that can be suppressed.

도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 캐패시터의 하부전극 형성 공정도.1A to 1C illustrate a process of forming a lower electrode of a capacitor according to an embodiment of the present invention.

도 2는 도핑 비정질실리콘과 비도핑 비정질실리콘의 두께에 따른 캐패시턴스 및 ΔC값을 나타낸 도면.2 is a diagram showing capacitance and ΔC values depending on the thickness of doped amorphous silicon and undoped amorphous silicon.

도 3a는 도핑 비정질실리콘과 비도핑 비정질실리콘의 두께비를 1:2로 형성한 상태(종래기술)에서 HSG가 성장된 하부전극의 주사현미경(SEM) 사진.Figure 3a is a scanning microscope (SEM) photograph of the bottom electrode HSG is grown in a thickness ratio of 1: 2 doped amorphous silicon and undoped amorphous silicon (prior art).

도 3b는 비정질실리콘과 비도핑 비정질실리콘의 두께비를 2:1로 형성한 상태(본 발명)에서 HSG가 성장된 하부전극의 주사현미경 사진.Figure 3b is a scanning microscope photograph of the HSG-grown lower electrode in a state where the thickness ratio of amorphous silicon and undoped amorphous silicon is 2: 1 (the present invention).

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

14 : 도핑된 비정질실리콘막14: doped amorphous silicon film

15 : 비도핑 비정질실리콘막15: undoped amorphous silicon film

16 : 반구형실리콘그레인(HSG)16: Hemispherical Silicon Grain (HSG)

상기의 기술적 과제를 달성하기 위한 본 발명은, 반도체 소자의 캐패시터 형성방법에 있어서, 반도체 기판 상에 소정의 도전 구조 및 절연 구조를 구비한 하부층을 형성하는 제1 단계; 상기 하부층 상에 제1 실리콘막을 형성하는 제2 단계; 상기 제1 실리콘막 상에 제2 실리콘막을 형성하는 제3 단계; 상기 제2 실리콘막 표면에 반구형실리콘그레인을 형성하는 제4 단계; 및 상기 반구형실리콘그레인을 덮는 유전체 박막 및 상부전극을 형성하는 제5 단계를 포함하며, 상기 제1 실리콘막은, 상기 제2 실리콘막에 비해 고농도로 도핑되며, 상기 제2 실리콘막의 두께 이상의 두께로 형성한다.According to another aspect of the present invention, there is provided a method of forming a capacitor of a semiconductor device, the method comprising: forming a lower layer having a predetermined conductive structure and an insulating structure on a semiconductor substrate; A second step of forming a first silicon film on the lower layer; A third step of forming a second silicon film on the first silicon film; Forming a hemispherical silicon grain on the surface of the second silicon film; And a fifth step of forming a dielectric thin film and an upper electrode covering the hemispherical silicon grains, wherein the first silicon film is doped at a higher concentration than the second silicon film and formed to have a thickness greater than or equal to the thickness of the second silicon film. do.

바람직하게, 본 발명은 상기 제4 단계 수행 후, 상기 반구형실리콘그레인에 대해 PH3 도핑을 실시하는 제5 단계를 더 포함하여 이루어진다.Preferably, the present invention further includes a fifth step of performing PH3 doping on the hemispherical silicon grains after performing the fourth step.

또한, 상기 제1 실리콘막으로 도핑된 비정질실리콘막을 사용하는 것이 바람직하다.In addition, it is preferable to use an amorphous silicon film doped with the first silicon film.

또한, 상기 제2 실리콘막으로 비도핑된 비정질실리콘막을 사용하는 것이 바람직하다.In addition, it is preferable to use an amorphous silicon film undoped with the second silicon film.

또한, 상기 제1 실리콘막은 10E21atoms/cc 이상의 인(P)을 도핑하여 사용하는 것이 바람직하다.In addition, it is preferable that the first silicon film is doped with phosphorus (P) of 10E21 atoms / cc or more.

또한, 상기 상부전극으로 금속막을 사용하는 것이 바람직하다.In addition, it is preferable to use a metal film as the upper electrode.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

첨부된 도면 도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 캐패시터의 하부전극 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.1A to 1C illustrate a process of forming a lower electrode of a capacitor according to an embodiment of the present invention, which will be described with reference to the following.

우선, 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 소정의 절연 구조 및 도전 구조를 가지는 하부층(11)을 형성한다. 하부층(11)에는 워드라인, 비트라인 및 다수의 층간절연막이 포함되며, 하부전극 콘택 마스크를 사용한 사진 공정 및 층간절연막 식각 공정을 통해 하부전극 콘택홀을 형성한다. 이어서, 전체 구조 상부에 폴리실리콘막을 증착하고, 이를 에치백하여 하부전극 콘택홀 내에 폴리실리콘 플러그(12)를 형성한 다음, 전체 구조 상부에 희생산화막(13)을 증착하고, 하부전극 마스크를 사용한 사진 공정 및 희생산화막(13) 식각 공정을 실시하여 하부전극 형성 영역을 디파인한다.First, as shown in FIG. 1A, a lower layer 11 having a predetermined insulating structure and a conductive structure is formed on the silicon substrate 10. The lower layer 11 includes a word line, a bit line, and a plurality of interlayer insulating layers, and forms a lower electrode contact hole through a photo process using a lower electrode contact mask and an interlayer insulating layer etching process. Subsequently, a polysilicon film is deposited on the entire structure and etched back to form a polysilicon plug 12 in the lower electrode contact hole, and then a sacrificial oxide film 13 is deposited on the entire structure, and the lower electrode mask is used. A photo process and an etching process of the sacrificial oxide film 13 are performed to define the lower electrode formation region.

다음으로, 도 1b에 도시된 바와 같이 전체 구조 표면을 따라 도핑된 비정질실리콘막(14)을 250Å 두께로 증착한 다음, 그 상부에 비도핑 비정질실리콘막(15)을 150Å 두께로 증착한다. 이때 도핑된 비정질실리콘막(14)은 SiH4또는 Si2H6가스를 실리콘 소오스로 사용하고, PH3가스를 단독 혹은 N2, He 등의 비활성가스(inert gas)에 희석시켜 도핑 소오스로 사용하여 인-시츄 도핑을 실시할 수 있으며, 인(P)이 10E21atoms/cc의 고농도로 도핑되도록 한다.Next, as illustrated in FIG. 1B, the doped amorphous silicon film 14 is deposited to have a thickness of 250 μm along the entire structure surface, and then the non-doped amorphous silicon film 15 is deposited to have a thickness of 150 μm. In this case, the doped amorphous silicon film 14 uses SiH 4 or Si 2 H 6 gas as a silicon source, and dilutes PH 3 gas with an inert gas such as N 2 or He to be used as a doping source. In-situ doping can be performed, and the phosphorus (P) is doped at a high concentration of 10E21 atoms / cc.

이어서, 도 1c에 도시된 바와 같이 비도핑 비정질실리콘막(15) 표면에 대해 습식 세정을 실시하고, 싱글 웨이퍼 타입(single wafer type) 또는 배치 타입(batch type) 장비를 사용하여 10-4Torr 이하의 고진공 상태에서 SiH4또는 Si2H6가스를 소오스 가스로 사용하여 비도핑 비정질실리콘막(15) 표면에 씨드층(도시되지 않음)을 형성하고, 후속 열처리를 통해 400Å 두께의 반구형실리콘그레인(16)을 형성한 다음, 600~700℃의 온도에서 N2, He 등의 비활성 가스(inert gas)에 희석된 PH3가스를 사용하여 반구형실리콘그레인(16)에 대한 도핑을 실시한다.Subsequently, wet cleaning is performed on the surface of the undoped amorphous silicon film 15, as shown in FIG. 1C, and is less than 10 -4 Torr using a single wafer type or batch type equipment. In a high vacuum of SiH 4 or Si 2 H 6 gas as a source gas to form a seed layer (not shown) on the surface of the undoped amorphous silicon film 15, and through the subsequent heat treatment 400 hemispherical silicon grain ( 16) and then doping the hemispherical silicon grains (16) using PH 3 gas diluted in an inert gas (N 2 , He, etc.) at a temperature of 600 ~ 700 ℃.

이후, 화학적·기계적 평탄화(CMP) 공정을 실시하여 단위 하부전극을 디파인하고, Ta2O5유전체 박막 및 TiN 상부전극을 형성한다.Subsequently, a chemical and mechanical planarization (CMP) process is performed to define the unit lower electrode, and form a Ta 2 O 5 dielectric thin film and a TiN upper electrode.

상기와 같이 본 발명에서는 하부전극용 실리콘막 증착시 도핑 실리콘막 및 비도핑 실리콘막의 적층 구조를 적용하였으며, 이때 하부에 위치하는 도핑 실리콘막의 두께가 상부에 위치하는 비도핑 실리콘막 두께 대비 1 이상의 비율을 가지도록 하였다. 이처럼 도핑 실리콘막의 두께를 확보함으로써 상부전극으로 금속막을 사용하는 경우에도 캐패시터 공핍률을 최소화시켜 네거티브 바이어스에서 높은 셀 캐패시턴스를 확보할 수 있다. 한편, 비도핑 실리콘막은 후속 HSG 성장에 제한을주지 않을 정도의 두께를 확보해야 하는데, 통상적인 HSG의 두께가 400~450Å이고, 이를 제한 없이 성장시키는데 필요한 비도핑 실리콘막의 두께는 100Å 정도이다. 따라서, 후속 HSG 성장에 제한을 주지 않는 최소한의 비도핑 실리콘막의 두께를 확보한 상태에서 도핑 실리콘막의 두께를 최대한으로 높이는 것이 효과적이라 할 수 있다.As described above, in the present invention, when the silicon film for the lower electrode is deposited, a laminated structure of a doped silicon film and an undoped silicon film is applied, wherein the thickness of the doped silicon film disposed below is one or more than the thickness of the undoped silicon film located above. To have. By securing the thickness of the doped silicon film as described above, even when the metal film is used as the upper electrode, the capacitor depletion rate can be minimized to ensure high cell capacitance at negative bias. On the other hand, the undoped silicon film should ensure a thickness that does not limit the subsequent growth of HSG, the typical HSG thickness is 400 ~ 450Å, the thickness of the undoped silicon film required to grow without limitation is about 100Å. Therefore, it can be said that it is effective to increase the thickness of the doped silicon film to the maximum while securing the minimum thickness of the undoped silicon film that does not limit subsequent HSG growth.

첨부된 도면 도 2는 도핑 비정질실리콘과 비도핑 비정질실리콘의 두께에 따른 캐패시턴스 및 ΔC값을 나타낸 도면으로, 4가지 경우에 대해 캐패시턴스 및 ΔC값을 측정한 실험 결과를 나타낸 것이다.2 is a view showing capacitance and ΔC values according to the thicknesses of the doped amorphous silicon and the undoped amorphous silicon, and show the experimental results of measuring the capacitance and the ΔC value in four cases.

여기서, A는 도핑 비정질실리콘 150Å과 비도핑 비정질실리콘 250Å을 사용하여 HSG 성장 후 700℃에서 PH3도핑을 실시한 경우이며, B는 도핑 비정질실리콘 150Å과 비도핑 비정질실리콘 250Å을 사용하여 HSG 성장 후 600℃에서 PH3도핑을 실시한 경우로서, 종래기술에 해당한다.Here, A is a case where the PH 3 doping at 700 ℃ after HSG growth using 150Å doped amorphous silicon and 250Å doped amorphous silicon, B is 600 후 after HSG growth using 150Å doped amorphous silicon and 250Å doped amorphous silicon The case where the PH 3 doping is carried out at ℃ ℃, corresponds to the prior art.

한편, C는 도핑 비정질실리콘 250Å과 비도핑 비정질실리콘 150Å을 사용하여 HSG 성장 후 700℃에서 PH3도핑을 실시한 경우이며, D는 도핑 비정질실리콘 250Å과 비도핑 비정질실리콘 150Å을 사용하여 HSG 성장 후 600℃에서 PH3도핑을 실시한 경우이며, 본 발명의 일 실시예에 해당한다.On the other hand, C is a case where the PH 3 doping at 700 ℃ after growth of HSG using 250 Å amorphous silicon and 150 비 non-doped amorphous silicon, D is 600 는 after growth of HSG using 250 도 amorphous silicon and 150 비 non-doped silicon This is a case where the PH 3 doping is performed at ℃, which corresponds to an embodiment of the present invention.

각각의 경우에 대해서 -1.0V 바이어스에서의 최소 캐패시턴스(Cmin)와, 1.0V 바이어스에서의 최대 캐패시턴스(Cmax)와, 그 차이 값 ΔC를 도시하고 있는 바, 본 발명의 일 실시예의 경우(C, D), PH3도핑시 온도에 관계 없이 종래기술(A, B)에 비해 ΔC값이 감소함을 확인할 수 있다.For each case, the minimum capacitance Cmin at the -1.0V bias, the maximum capacitance Cmax at the 1.0V bias, and the difference value ΔC are shown. In the case of one embodiment of the present invention (C, D), it can be seen that the ΔC value is reduced compared to the prior art (A, B) regardless of the temperature at the time of PH 3 doping.

한편, 첨부된 도면 도 3a는 도핑 비정질실리콘과 비도핑 비정질실리콘의 두께비를 1:2로 형성한 상태(종래기술)에서 HSG가 성장된 하부전극의 주사현미경(SEM) 사진이며, 도 3b는 비정질실리콘과 비도핑 비정질실리콘의 두께비를 2:1로 형성한 상태(본 발명)에서 HSG가 성장된 하부전극의 주사현미경 사진이다.On the other hand, Figure 3a is a scanning electron microscope (SEM) photograph of the lower electrode HSG is grown in a state where the thickness ratio of the doped amorphous silicon and the undoped amorphous silicon is 1: 2 (prior art), Figure 3b is amorphous It is a scanning micrograph of a lower electrode in which HSG is grown in a state where a thickness ratio of silicon and undoped amorphous silicon is 2: 1 (invention).

도면을 참조하면, 두 경우 모두 정상적인 HSG 성장이 이루어졌음을 확인할 수 있다. 이는 최소한의 비도핑 비정질실리콘막의 두께를 확보한다면 도핑 비정질실리콘막의 두께를 증가시키더라도 HSG 성장에 이상이 발생하지 않음을 반증하는 것이다.Referring to the drawings, it can be seen that normal HSG growth was achieved in both cases. This proves that if the minimum thickness of the non-doped amorphous silicon film is secured, the HSG growth does not occur even if the thickness of the doped amorphous silicon film is increased.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

예컨대, 전술한 실시예에서는 도핑된 비정질실리콘막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 도핑된 폴리실리콘막을 사용하는 경우에도 적용할 수 있다.For example, in the above-described embodiment, the case of using the doped amorphous silicon film has been described as an example, but the present invention can also be applied to the case of using the doped polysilicon film.

전술한 본 발명은 HSG 성장을 저해하지 않으면서 네가티브 바이어스에서 공핍률이 증가하는 현상을 억제할 수 있으며, 이로 인하여 상부전극으로 금속막을 사용하는 초고집적 소자에서도 공핍률을 최소화하면서 충분한 캐패시턴스를 확보할 수 있는 효과가 있다.The present invention described above can suppress a phenomenon in which depletion rate increases in negative bias without inhibiting HSG growth, thereby ensuring sufficient capacitance while minimizing depletion rate even in an ultra-high density device using a metal film as an upper electrode. It can be effective.

Claims (6)

반도체 소자의 캐패시터 형성방법에 있어서,In the method of forming a capacitor of a semiconductor device, 반도체 기판 상에 소정의 도전 구조 및 절연 구조를 구비한 하부층을 형성하는 제1 단계;Forming a lower layer having a predetermined conductive structure and an insulating structure on the semiconductor substrate; 상기 하부층 상에 제1 실리콘막을 형성하는 제2 단계;A second step of forming a first silicon film on the lower layer; 상기 제1 실리콘막 상에 제2 실리콘막을 형성하는 제3 단계;A third step of forming a second silicon film on the first silicon film; 상기 제2 실리콘막 표면에 반구형실리콘그레인을 형성하는 제4 단계; 및Forming a hemispherical silicon grain on the surface of the second silicon film; And 상기 반구형실리콘그레인을 덮는 유전체 박막 및 상부전극을 형성하는 제5 단계를 포함하며,A fifth step of forming a dielectric thin film and an upper electrode covering the hemispherical silicon grains, 상기 제1 실리콘막은,The first silicon film, 상기 제2 실리콘막에 비해 고농도로 도핑되며, 상기 제2 실리콘막의 두께 이상의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.A method of forming a capacitor of a semiconductor device, characterized in that it is doped at a higher concentration than the second silicon film and formed to a thickness greater than or equal to the thickness of the second silicon film. 제1항에 있어서,The method of claim 1, 상기 제4 단계 수행 후,After performing the fourth step, 상기 반구형실리콘그레인에 대해 PH3 도핑을 실시하는 제5 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.And a fifth step of performing PH3 doping on the hemispherical silicon grains. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제1 실리콘막은,The first silicon film, 도핑된 비정질실리콘막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.A method of forming a capacitor of a semiconductor device, characterized in that the doped amorphous silicon film. 제3항에 있어서,The method of claim 3, 상기 제2 실리콘막은,The second silicon film, 비도핑된 비정질실리콘막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.A method of forming a capacitor of a semiconductor device, characterized in that the undoped amorphous silicon film. 제3항에 있어서,The method of claim 3, 상기 제1 실리콘막은,The first silicon film, 10E21atoms/cc 이상의 인(P)이 도핑된 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.A method for forming a capacitor of a semiconductor device, characterized in that doped phosphorus (P) of 10E21 atoms / cc or more. 제1항에 있어서,The method of claim 1, 상기 상부전극은,The upper electrode, 금속막을 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.A method for forming a capacitor of a semiconductor device comprising a metal film.
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