KR20050003020A - Method for fabricating capacitor in semiconductor device - Google Patents
Method for fabricating capacitor in semiconductor device Download PDFInfo
- Publication number
- KR20050003020A KR20050003020A KR1020030043146A KR20030043146A KR20050003020A KR 20050003020 A KR20050003020 A KR 20050003020A KR 1020030043146 A KR1020030043146 A KR 1020030043146A KR 20030043146 A KR20030043146 A KR 20030043146A KR 20050003020 A KR20050003020 A KR 20050003020A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- capacitor
- electrode
- heat treatment
- film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 장치의 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a method of manufacturing a capacitor of a semiconductor device.
최근 반도체 제조 기술의 발달과 더불어 메모리 장치의 수요가 급증함에 따라 좁은 면적에 높은 캐패시턴스를 요구하게 되었다. 캐패시터의 정전용량(capacitance)은 유전체의 유전율과 면적에 비례하고, 두께에 반비례한다.Recently, with the development of semiconductor manufacturing technology, the demand for memory devices has increased so that high capacitance is required in a small area. The capacitance of the capacitor is proportional to the dielectric constant and area of the dielectric and inversely proportional to the thickness.
장치가 고집적화되어 감에 따라, 캐패시터 용량을 극대화하기 위한 방법으로, 전극간의 유전체를 고유전율을 갖는 절연체를 이용하거나, 전극의 면적을 확대시키는 방법 또는 유전체의 두께를 줄이는 방법 등이 제안되었다.As devices become more integrated, a method of maximizing capacitor capacity has been proposed, such as using an insulator having a high dielectric constant, increasing the area of the electrode, or reducing the thickness of the dielectric.
이중에서 캐패시터 면적을 증가시키려는 노력은 첫째, 캐패시터를 3차원으로디자인하여 보다 큰 표면적의 전극막을 확보하는 것으로 이루어졌다. 3차원 캐패시터로는 실린더형(Sylinder), 콘케이브형(Concave)등이 있다.Among these, efforts to increase the capacitor area consisted of first, designing the capacitor in three dimensions to secure an electrode film with a larger surface area. Three-dimensional capacitors include cylinders, concaves, and the like.
둘째, 전하저장의 표면에 요철을 주어 유효 면적을 증가시킴으로서 축전량을 확보하려는 시도인데, 준안정성 폴리실리콘막(Metastable PolySilicon) 즉, 반구형 실리콘 그레인(Grain)을 전극 표면에 증착하여 전극의 표면적을 증가시키는 방법이다.Second, it is an attempt to secure the amount of electricity storage by increasing the effective area by giving irregularities to the surface of the charge storage. A metastable polysilicon (Metatable PolySilicon), that is, hemispherical silicon grain (Grain) is deposited on the electrode surface to reduce the surface area of the electrode How to increase.
반구형 실리콘 그레인(Hemispherical Shaped Grains, HSG)은 LPCVD(low pressure chemical vaper deposition) 시스템에서 실리콘을 약 580℃ 근방에서 증착할 때, 폴리실리콘 표면이 반구형형태로 증착되는 것을 말한다. 580℃의 온도는 증착된 실리콘의 구조가 비정질에서 다결정으로 변하는 천이 구역에 해당되며, 이 천이 구역은 온도와 압력, 시드물질(Seed material)로 사용되는 SiH4의 유속 등에 의해 조정될 수 있다.Hemispherical Shaped Grains (HSG) refers to the deposition of polysilicon surfaces in a hemispherical shape when silicon is deposited around 580 ° C in a low pressure chemical vapor deposition (LPCVD) system. The temperature of 580 ° C corresponds to a transition zone in which the structure of the deposited silicon changes from amorphous to polycrystalline, which can be adjusted by temperature and pressure, the flow rate of SiH 4 used as a seed material, and the like.
전극의 표면을 이처럼 요철을 만들어 표면적을 증가시킬 경우, 평탄화 전극 구조에 비해 약 2 배 가량 캐패시턴스(capacitance)을 증가시킬 수 있다.When the surface of the electrode is made of irregularities to increase the surface area, the capacitance can be increased by about 2 times compared to the planarized electrode structure.
그러나 반도체 장치가 더 고집적화되면서 보다 제한된 면적에서 캐패시터를 제조함에 따라서 반구형 실리콘 그레인을 형성한 전극의 표면으로도 충분한 캐패시턴스를 확보하는데 어려움을 겪고 있다.However, as semiconductor devices become more integrated, capacitors are manufactured in a more limited area, and thus, it is difficult to secure sufficient capacitance even on the surface of an electrode on which hemispherical silicon grains are formed.
도1a 내지 도1d는 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타낸 공정단면도로서, 특히 3차원 콘케이브형의 캐패시터 제조방법이다.1A to 1D are process cross-sectional views showing a capacitor manufacturing method of a semiconductor device according to the prior art, in particular a three-dimensional concave type capacitor manufacturing method.
도1a에 도시된 바와 같이, 캐패시터 제조방법은 활성영역(11)이 형성된 반도체 기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀(을 형성한다. 이어서 콘택홀을 도전성을 가지는 실리콘막으로 매립하여 스토리지 노드(storage node) 콘택플러그(13)를 형성한다.As shown in FIG. 1A, in the capacitor manufacturing method, an interlayer insulating film 12 is formed on a semiconductor substrate 10 on which an active region 11 is formed, and then penetrates the interlayer insulating film 12 to form a semiconductor substrate 10. A contact hole is formed to be connected to the active region 11. Subsequently, the contact hole is filled with a conductive silicon film to form a storage node contact plug 13.
이어서 식각멈춤막(14)을 형성하고, 그 상부에 캐패시터 형성용 절연막(15)을 캐패시터가 형성될 높이만큼 형성한 다음, 콘택플러그(13)가 노출되도록 캐패시터 형성용 절연막(15)을 선택적으로 제거하여 캐패시터 형성용 홀(16)을 형성한다.이 때 캐패시터 형성용 절연막(15)을 먼저 식각하고, 이 공정에서는 식각멈춤막(14)이 식각공정을 정지하는 베리어 역할을 한다. 이후에 콘택플러그(13)가 노출되도록 식각멈춤막(14)를 선택적으로 제거한다.Subsequently, an etch stop layer 14 is formed, and a capacitor forming insulating film 15 is formed thereon to a height at which the capacitor is to be formed, and then the capacitor forming insulating film 15 is selectively formed so that the contact plug 13 is exposed. The capacitor forming hole 16 is formed to be removed. At this time, the capacitor forming insulating film 15 is etched first, and in this process, the etch stop film 14 serves as a barrier to stop the etching process. Thereafter, the etch stop layer 14 is selectively removed to expose the contact plug 13.
이어서, 도1b에 도시된 바와 같이, 도전성 실리콘막을 이용하여 캐패시터 형성용 홀(16)의 내부에 스토리지 전극(17)을 형성한다.Subsequently, as shown in FIG. 1B, the storage electrode 17 is formed in the capacitor forming hole 16 using the conductive silicon film.
이어서 도1c에 도시된 바와 같이, 스토리지 전극(17) 상에 울퉁불퉁한 구조인 엠보싱 형상의 반구형 실리콘 그레인(18)을 캐패시터의 스토리지 전극(17)상에 형성한다.Subsequently, as shown in FIG. 1C, an embossed hemispherical silicon grain 18 having an uneven structure is formed on the storage electrode 17 of the capacitor.
이어서 도1d에 도시된 바와 같이, 유전체 박막(18)으로 Al2O3박막을 스토리지 전극(17) 상에 형성한다. 이어서 유전체 박막(19)상에 도전성막으로 플레이트 전극(20)을 형성한다.Subsequently, as shown in FIG. 1D, an Al 2 O 3 thin film is formed on the storage electrode 17 using the dielectric thin film 18. Subsequently, a plate electrode 20 is formed of a conductive film on the dielectric thin film 19.
전술한 바와 같이,점점 더 반도체장치가 고집적화 되면서, 제한된 면적에서 일정한 캐패시턴스를 확보하기 하는데 있어서, 캐패시터의 스토리지 전극상에 만을 형성하는 것으로는 한계를 보이고 있다. 따라서 일정한 캐패시턴스를 확보하기 위해 스토리지 전극의 형태를 3차원으로 형성하고, 스토리지 전극의 표면에 반구형실리콘그레인을 형성하고 있다. 또한, 유전체 박막으로 고유전율을 가지는 Al2O3박막을 사용하고 있다.As described above, as semiconductor devices become more and more integrated, there is a limit to forming only on the storage electrodes of the capacitors in order to secure a constant capacitance in a limited area. Therefore, in order to secure a constant capacitance, the shape of the storage electrode is formed in three dimensions, and hemispherical silicon grains are formed on the surface of the storage electrode. In addition, an Al 2 O 3 thin film having a high dielectric constant is used as the dielectric thin film.
그러나, 점점더 고집적화되는 메모리 장치(예를 들어 100nm 기술)에서는 전술한 바와 같이 해도 원하는 커패시턴스를 확보하기가 점점 더 힘들어 지고 있다. 제조된 캐패시터가 원하는 일정한 양의 캐패시턴스가 확보되지 않을 경우에는 메모리 장치같은 반도체 장치에서는 리프레쉬 특성을 저하시키고, 데이터의 센셍 마진(sensing margin)을 감소시켜 웨이퍼의 수율을 심각하게 감소시키는 직접적인 원인이 된다.However, as described above, it is increasingly difficult to secure desired capacitance even in the highly integrated memory device (for example, 100 nm technology). If the manufactured capacitor does not have a certain amount of capacitance desired, semiconductor devices such as memory devices degrade the refresh characteristics and reduce the sensing margin of data, which is a direct cause of seriously reducing wafer yield. .
본 발명은 종래의 제조방법을 사용하면서도 제한된 면적에서 높은 캐패시턴스를 가지는 캐패시터 제조방법을 제공함을 목적으로 한다.An object of the present invention is to provide a capacitor manufacturing method having a high capacitance in a limited area while using a conventional manufacturing method.
도1a 내지 도1d는 종래 기술에 의한 반도체 장치의 캐패시터 제조공정 단면도.1A to 1D are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to the prior art.
도2a 내지 도2f는 본 발명의 바람직한 실시예에 의한 반도체 장치의 캐패시터 제조공정 단면도.2A to 2F are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to a preferred embodiment of the present invention.
도3은 본 발명에 의해 제조된 캐패시터와 종래기술에 의해 제조된 캐패시터의 캐패시턴스를 나타내는 그래프.Figure 3 is a graph showing the capacitance of the capacitor produced by the present invention and the capacitor produced by the prior art.
도4는 본 발명에 의해 캐패시터를 제조함으로서 부가적으로 생기는 효과를 나타내는 그래프.4 is a graph showing the effects additionally produced by producing a capacitor according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
30 : 기판30: substrate
31 : 활성영역31: active area
32 : 층간절연막32: interlayer insulating film
33 : 콘택플러그33: Contact Plug
34 : 식각멈춤막34 etch stop film
35 : 캐패시터 형성용 절연막35: insulating film for capacitor formation
36 : 캐패시터 형성용 홀36: capacitor formation hole
38 : 스토리지 전극38: storage electrode
39 : 반구형 실리콘 그레인39: Hemispherical Silicon Grain
40 : 유전체 박막40: dielectric thin film
41 : 플레이트 전극41: plate electrode
상기의 목적을 달성하기 위한 본 발명은 활성영역이 형성된 기판상에 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하여 상기 활성영역과 연결되는 스토리지 노드 콘택플러그를 형성하는 단계; 상기 스토리지 노드 콘택플러그상에 도전성 실리콘막으로 스토리지 전극을 형성하는 단계; 상기 스토리지 전극상에 유전체 박막을 형성하는 단계; 상기 유전체 박막상에 도전성 실리콘막으로 플레이트 전극을 형성하는 단계; 및 상기 스토리지 전극 및 상기 플레이트 전극에 형성되는 공핍층을 제거하기 위한 급속열처리 공정을 실시하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.The present invention for achieving the above object comprises the steps of forming an interlayer insulating film on a substrate on which an active region is formed; Forming a storage node contact plug penetrating the interlayer insulating layer and connected to the active region; Forming a storage electrode on the storage node contact plug with a conductive silicon film; Forming a dielectric thin film on the storage electrode; Forming a plate electrode on the dielectric thin film with a conductive silicon film; And performing a rapid heat treatment process to remove the depletion layer formed on the storage electrode and the plate electrode.
또한 본 발명은 활성영역이 형성된 기판상에 층간절연막을 형성하는 단계;상기 층간절연막을 관통하여 상기 활성영역과 연결되는 스토리지 노드 콘택플러그를 형성하는 단계; 상기 스토리지 전극에 형성되는 공핍층을 제거하기 위한 급속열처리 공정을 실시하는 단계; 상기 스토리지 노드 콘택플러그상에 도전성 실리콘막으로 스토리지 전극을 형성하는 단계; 상기 스토리지 전극상에 유전체 박막을 형성하는 단계; 및 상기 유전체 박막상에 도전성 실리콘막으로 플레이트 전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.In another aspect, the present invention provides a method of forming an interlayer insulating layer on a substrate on which an active region is formed; forming a storage node contact plug connected to the active region through the interlayer insulating layer; Performing a rapid heat treatment process to remove the depletion layer formed on the storage electrode; Forming a storage electrode on the storage node contact plug with a conductive silicon film; Forming a dielectric thin film on the storage electrode; And forming a plate electrode with a conductive silicon film on the dielectric thin film.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. do.
도2a 및 도2f는 본 발명의 바람직한 실시예에 의한 반도체 장치의 캐패시터 제조공정 단면도이다.2A and 2F are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to a preferred embodiment of the present invention.
도2a에 도시된 바와 같이, 본 실시예에 따른 캐패시터 제조방법은 먼저 활성영역(31)이 형성된 반도체기판(30)상에 층간절연막(32)을 형성한 후, 층간절연막(32)을 관통하여 반도체기판(30)의 활성영역(31)과 연결되는 콘택홀을 형성한다. 이어서 콘택홀을 도전성 폴리실리콘막으로 매립하여 스토리지 노드(storage node) 콘택플러그(33)를 형성한다. 여기서 층간절연막(32)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)으로 형성할 수 있다.As shown in FIG. 2A, the capacitor manufacturing method according to the present embodiment first forms an interlayer insulating film 32 on the semiconductor substrate 30 on which the active region 31 is formed, and then penetrates the interlayer insulating film 32. A contact hole connected to the active region 31 of the semiconductor substrate 30 is formed. Subsequently, the contact hole is filled with a conductive polysilicon layer to form a storage node contact plug 33. The interlayer insulating layer 32 may include undoped-silicate glass (USG), phospho-silicate glass (PSG), boro-phospho-silicate glass (BPSG), high density plasma (HDP) oxide, spin on glass (SOG) film, and TEOS. (Tetra Ethyl Ortho Silicate) film or an oxide film using HDP (high densigy plasma), or a thermal oxide film (Thermal Oxide) can be formed into a film formed by oxidizing a silicon substrate at a high temperature of 600 ~ 1,100 ℃ in the furnace. have.
이어서 질화막계열의 절연막으로 식각멈춤막(34)을 형성하고 그 상부에 캐패시터의 스토리지 전극이 형성될 높이만큼 캐패시터 형성용 절연막(35)를 형성한다. 여기서 여기서 캐패시터 형성용 절연막(34)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)등을 이용하여 형성할 수 있다.Subsequently, an etch stop layer 34 is formed of an insulating layer of a nitride film series, and an insulating layer 35 for forming a capacitor is formed on the upper portion thereof so that the storage electrode of the capacitor is formed. Here, the capacitor forming insulating film 34 may be formed of Undoped-Silicate Glass (USG), Phospho-Silicate Glass (PSG), Boro-Phospho-Silicate Glass (BPSG), High Density Plasma (HDP) oxide film, and Spin On Glass (SOG). Film, TEOS (Tetra Ethyl Ortho Silicate) film or HDP (high densigy plasma) oxide film, etc., or thermal oxide film (Thermal Oxide) is formed by oxidizing silicon substrate at high temperature between 600 ~ 1,100 ℃ in furnace It can be formed using.
이어서 도2b에 도시된 바와 같이, 스토리지 노트 콘택플러그(33)의 상부에 형성된 캐패시터 형성용 절연막(35)을 선택적으로 제거하여 캐패시터 형성용홀(36)을 형성한다. 여기서 제거하는 공정은 습식식각 또는 건식식각공정을 이용한다. 이 때 식각멈춤막(34)으로 사용된 질화막 계열의 절연막이 캐패시터 형성용 홀을 형성하기 위한 식각공정에서 식각정지막의 역할을 한다.Subsequently, as shown in FIG. 2B, the capacitor formation insulating layer 35 formed on the storage note contact plug 33 is selectively removed to form the capacitor formation hole 36. Herein, the removing process may use a wet etching process or a dry etching process. At this time, the nitride film-based insulating film used as the etch stop film 34 serves as an etch stop film in the etching process for forming the capacitor forming hole.
이이서 도2c에 도시된 바와 같이, 캐패시터 형성용 홀(36)의 바닥에 있는 식각멈춤막(34)을 제거한다.Next, as shown in FIG. 2C, the etch stop layer 34 at the bottom of the capacitor forming hole 36 is removed.
이어서 도2d에 도시된 바와 같이, 캐패시터 형성용 홀(36) 내부에 도전성 폴리실리콘막을 이용하여 스토리지 전극(38)을 형성한다.Subsequently, as shown in FIG. 2D, the storage electrode 38 is formed in the capacitor forming hole 36 by using a conductive polysilicon film.
여기서 스토리지 전극(38)은 먼저 N+ 도핑된 폴리실리콘을 200 ~ 500Å범위로 형성하고, 그 상부에 비도핑된 폴리실리콘을 80 ~ 200Å범위로 형성한다.Here, the storage electrode 38 first forms N + doped polysilicon in the range of 200 to 500 ns, and forms non-doped polysilicon in the range of 80 to 200 ns.
이어서 도2e에 도시된 바와 같이, 반구형실리콘 그레인(39)을 스토리지 전극(38)의 표면에 형성시킨다. 이 때 반구형 실리콘 그레인을 성장시키는 공정은 Si2H6은 2 ~ 20 sccm, 온도는 550 ~ 700℃ 범위에서 Heat-up/Vent/Seed/Anneal 시간을 각각 50초/10초/X초/Y초로 진행하며, 이 때 X는 100 ~ 300초 범위이며, Y는 250 ~ 400초 범위로 진행한다.Then, as shown in FIG. 2E, hemispherical silicon grains 39 are formed on the surface of the storage electrode 38. At this time, the process of growing the hemispherical silicon grain is 50 ~ 10 seconds / X seconds / Y for Heat-up / Vent / Seed / Anneal time in the range of 2 to 20 sccm for Si 2 H 6 and the temperature for 550 to 700 ℃. It proceeds in seconds, where X is in the range 100-300 seconds and Y is in the range 250-400 seconds.
이어서 스토리지 노드 전극(38)에 PH3를 이용하여 도핑공정을 실시하고, 인시츄(in-situ)로 그 표면을 질화시킨다. 여기서 PH3를 이용한 도핑공정은 550 ~ 800℃, 압력은 1 ~ 10Torr, 30분 ~ 2시간동안 실시한다. 또한 질화공정은 600 ~ 800℃, 압력은 1 ~50Torr, 30분 ~ 2시간동안 실시하여 4~ 10Å의 두게로 질화시킨다. 여기서 폴리실리콘의 표면질화 공정은 캐패시터의 누설전류 방지를 위한 것이다.Subsequently, a doping process is performed on the storage node electrode 38 using PH 3 , and the surface is nitrided in-situ. Here, the doping process using PH 3 is carried out for 550 ~ 800 ℃, pressure is 1 ~ 10Torr, 30 minutes ~ 2 hours. In addition, nitriding process is carried out for 600 ~ 800 ℃, pressure 1 ~ 50 Torr, 30 minutes ~ 2 hours to nitride with a thickness of 4 ~ 10Å. Here, the surface siliconization process of polysilicon is for preventing leakage current of the capacitor.
이어서 도2f에 도시된 바와 같이, 스토리지 전극(38)의 표면상에 유전체 박막(40)을 형성한다. 여기서 유전체 박막(40)은 금속유기화학 증착법 또는 원자층 증착법을 적용하여 SIO2, SiO2/Si3N4혼합막, TaON, Ta2O5, TiO2,Ta-Ti-O혼합막, Al2O3, HfO2, HfO2/Al2O3, SrTiO3, (Ba,Sr)TiO3또는 (Pb,Sr)TiO3에서 하나를 선택하여 30 ~ 100Å 범위로 형성한다.Subsequently, as shown in FIG. 2F, a dielectric thin film 40 is formed on the surface of the storage electrode 38. Here, the dielectric thin film 40 may be formed by applying a metal organic chemical vapor deposition method or an atomic layer deposition method, such as SIO 2 , SiO 2 / Si 3 N 4 mixed film, TaON, Ta 2 O 5 , TiO 2 , Ta-Ti-O mixed film, Al Form one of 2 O 3 , HfO 2 , HfO 2 / Al 2 O 3 , SrTiO 3 , (Ba, Sr) TiO 3, or (Pb, Sr) TiO 3 to form a range of 30 to 100 μs.
유전체 박막(40)으로 Al2O3막을 사용하고 원자층증착법을 이용하는 경우에는 공정온도를 25 ~ 500℃ 범위로 유지한 다음 먼저 알루미늄 소스인 Tri Methyl Aluminum(TMA, Al(CH3)3)을 0.1 ~ 5초의 범위내에서 플로우시킨다. 이어서 원자층을 형성한 소스이외의 미반응 소스를 제거하기 위해 N2가스를 0.1 ~ 5초의 범위로 플로우시킨다. 이어서 반응가스인 O3 가스를 0.1 ~ 5초간 플로우시켜 전극 표면에 산소 원자층이 형성되도록 한다. 이어서 미반응 O3가스를 제거하기 위해 N2가스를 0.1 ~ 5초간 플로우시킨다. 상기의 과정을 반복하여 Al2O3막을 원하는 두께만큼 형성시킨다.In the case of using the Al 2 O 3 film as the dielectric thin film 40 and using the atomic layer deposition method, the process temperature is maintained in the range of 25 to 500 ° C., and then Tri Methyl Aluminum (TMA, Al (CH 3 ) 3 ), which is an aluminum source, is first used. Flow in the range of 0.1 to 5 seconds. Subsequently, N 2 gas is flowed in a range of 0.1 to 5 seconds to remove unreacted sources other than those on which the atomic layer is formed. Subsequently, O 3 gas, which is a reaction gas, is flowed for 0.1 to 5 seconds to form an oxygen atom layer on the electrode surface. The N 2 gas is then flowed for 0.1-5 seconds to remove unreacted O 3 gas. The above procedure is repeated to form an Al 2 O 3 film to a desired thickness.
이어서 유전체 박막의 내부에 형성된 불순물제거를 위해 급속열처리(Rapid Thermal Process) 공정을 실시한다. 이 때의 공정조건은 N2분위기에서 300 ~ 800℃, 30초 ~ 5분의 범위내에서, 700 ~ 800Torr(바람직하게 760Torr)에서 진행한다.Subsequently, a rapid thermal process is performed to remove impurities formed in the dielectric thin film. The process conditions at this time is in the range of 300 ~ 800 ℃, 30 cho ~ 5 minutes in N 2 atmosphere, and the process proceeds from 700 ~ 800Torr (preferably 760Torr).
이어서 유전체 박막(41) 상부에 도전성 폴리실리콘막으로 플레이트 전극(41)을 1500 ~ 300Å 두게로 형성한다.Subsequently, the plate electrode 41 is formed on the dielectric thin film 41 with a conductive polysilicon film at a thickness of 1500 to 300 Å.
이어서 제조완료된 캐패시터의 캐패시턴스 향상을 위해 급속열처리 공정을 실시한다. 이 때의 공정조건은 N2분위기에서 800 ~ 900℃, 10초 ~ 300초의 범위내에서 진행한다.Subsequently, a rapid heat treatment process is performed to improve the capacitance of the manufactured capacitor. The process conditions at that time proceeds in the 800 ~ 900 ℃ in N 2 atmosphere, 10 sec to 300 sec range.
상기의 상부전극까지 형성한 상태에서 실시하는 급속열처리는 스토리지 전극(38)과 플레이트 전극(41)로 사용된 N+도핑된 폴리실리콘을 활성화시켜 공핍층을 최소화시킴으로서 캐패시턴스를 최대화하려고 하는 공정이다.The rapid thermal treatment performed even when the upper electrode is formed is a process for maximizing capacitance by activating N + doped polysilicon used as the storage electrode 38 and the plate electrode 41 to minimize the depletion layer.
또한, 유전체 박막을 형성한 후에 상기의 급속열처리 공정을 진행하게 되면, 스토리지 전극(38)과 유전체 박막사이에 저유절율의 산화막이 생성되어 오히려 캐패시터의 캐패시턴스가 떨어지게 된다. 따라서 반드시 상부전극 즉, 플레이트 전극(41)이 형성된 이후에 급속열처리를 실시해야만 스토리지 전극(38)과 플레이트 전극(41)의 공핍층이 최소화되어 캐패시턴스가 증가되는 것이다.In addition, when the rapid thermal treatment process is performed after the dielectric thin film is formed, a low dielectric constant oxide film is formed between the storage electrode 38 and the dielectric thin film, so that the capacitance of the capacitor is lowered. Therefore, the rapid heat treatment must be performed after the upper electrode, that is, the plate electrode 41, to minimize the depletion layer between the storage electrode 38 and the plate electrode 41, thereby increasing the capacitance.
또한 여기서의 급속열처리 공정으로 인해 캐패시터의 ΔCs(Cs+0.8V - Cs-0.8V)가 감소되는효과가 있다. 여기서 ΔCs는 캐패시터의 플레이트 전극에 +0.8V의 전압을 인가한 상태에서 측정한 캐패시턴스와 캐패시터의 플레이트 전극에 -0.8V의 전압을 인가한 상태에서 측정한 캐패시턴스의 차이값을 말한다.In addition, due to the rapid heat treatment process, the ΔCs (Cs + 0.8V-Cs-0.8V) of the capacitor is reduced. Here, ΔCs refers to the difference between the capacitance measured in the state where +0.8 V is applied to the plate electrode of the capacitor and the capacitance measured in the state where the voltage of −0.8 V is applied to the plate electrode of the capacitor.
상기 ΔCs는 그 값이 작을 수록 캐패시터의 특성이 좋은 것인데, 전술한 플레이트 전극을 형성하고 난 후의 급속 열처리 공정으로 인해 ΔCs이 줄어드는 것이다.The smaller the value of ΔCs is, the better the characteristics of the capacitor. The ΔCs decreases due to the rapid heat treatment process after the plate electrode is formed.
또한, 전술한 플레이트 전극을 형성하고 난 후의 급속 열처리 공정은 스토리지 전극상에 반구형 실리콘 그레인을 형성하고, PH3 도핑후에 실시하여 동일한 효과를 얻을 수 있다. 그러나 바람직하게는 플레이트 전극을 형성하고 전술한 급속열처리 공정을 진행하는 것이 바람직하다.In addition, the rapid heat treatment process after forming the above-described plate electrode can be carried out after forming the hemispherical silicon grain on the storage electrode, and after the PH3 doping to obtain the same effect. However, preferably, it is preferable to form a plate electrode and to proceed with the above-described rapid heat treatment process.
도3은 본 발명에 의해 제조된 캐패시터와 종래기술에 의해 제조된 캐패시터의 캐패시턴스를 나타내는 그래프로서, 종래기술에 의해 플레이트 전극 형성후 급속열처리 공정을 하지않을 때와 본 발명에 의한 급속열처리 공정을 진행했을 때의 캐패시터를 나타내는 것이다.Figure 3 is a graph showing the capacitance of the capacitor produced according to the present invention and the capacitor manufactured according to the prior art, when the rapid heat treatment step is not performed after the plate electrode formation by the prior art and the rapid heat treatment process according to the present invention Shows the capacitor when
도3의 (a)는 플레이트전극에 +0.8V 전압을 인가하였을 때의 종래기술에 의해 플레이트 전극 형성후에 급속열처리 공정을 실시하지 않았을 때의 캐패시턴스와, 본 발명에 의해 플레이트 전극 형성후에 급속열처리 캐패시턴스를 나타내는 그래프이다. 도3의 그래프는 웨이퍼의 여러 위치에서 캐패시턴스를 측정하여 범위를 나타내는 것이고 가운데 라인은 평균 캐패시턴스를 나타내는 것이다.Figure 3 (a) shows the capacitance when the rapid heat treatment step is not performed after the plate electrode is formed by the prior art when the + 0.8V voltage is applied to the plate electrode, and the rapid heat treatment capacitance after the plate electrode is formed by the present invention A graph representing. The graph of Figure 3 shows the range by measuring the capacitance at various locations on the wafer and the middle line shows the average capacitance.
도시된 바와 같이, 급속열처리를 실시했을 때가 캐패시턴스가 더 증가됨을 알 수 있다.As shown, it can be seen that the capacitance is further increased when rapid heat treatment is performed.
또한, 도3의 (b)는 플레이트전극에 -0.8V 전압을 인가하였을 때의 종래기술에 의해 플레이트 전극 형성후에 급속열처리 공정을 실시하지 않았을 때의 캐패시턴스와 본 발명에 의해 플레이트 전극 형성후에 급속열처리 캐패시턴스를 나타내는 그래프이다.3 (b) shows the capacitance when the rapid thermal treatment step is not performed after the plate electrode is formed by the prior art when the -0.8 V voltage is applied to the plate electrode, and the rapid heat treatment after the plate electrode is formed by the present invention. It is a graph showing capacitance.
도시된 바와 같이, 급속열처리를 실시했을 때가 캐패시턴스가 더 증가됨을 알 수 있다. 또한, 도3의 (a)와 (b)에 나타난 캐패시턴스의 차이를 비교하여도 본발명에 의해 캐패시턴스의 차이가 더 적음을 알 수 있다. 하나의 캐패시터에서 인가되는 전압에 따라 변동되는 캐패시턴스의 값을 적을 수록 더 좋은 특성을 나타내는 것이다.As shown, it can be seen that the capacitance is further increased when rapid heat treatment is performed. Further, even when comparing the difference in capacitance shown in FIGS. 3A and 3B, it can be seen that the difference in capacitance is smaller according to the present invention. The smaller the value of the capacitance that varies depending on the voltage applied by one capacitor, the better the characteristics.
또한 본 발명에 의해서 캐패시터의 플레이트 전극을 형성하고 나서 실시하는 급속열처리에 의해서 하부구조인 모스트랜지스터의 특성이 개선되는 효과가 있는데, 이를 나타내는 것이 도4이다.In addition, according to the present invention, there is an effect that the characteristics of the MOS transistor, which is a substructure, is improved by the rapid heat treatment performed after the plate electrode of the capacitor is formed.
도4는 본 발명에 의해 캐패시터를 제조함으로서 부가적으로 생기는 효과를 나타내는 그래프로서, 각각 (a)는 N+ 활성영역의 저항특성에 대한 그래프이고, (b)는 비트라인콘택 플러그와 N+활성영역간의 접촉저항특성에 대한 그래프이고, (c)는 비트라인콘택 플러그와 P+활성영역간의 접촉저항특성에 대한 그래프이다.Figure 4 is a graph showing the additional effects of manufacturing a capacitor according to the present invention, each (a) is a graph of the resistance characteristics of the N + active region, (b) between the bit line contact plug and the N + active region (C) is a graph of the contact resistance characteristics between the bit line contact plug and the P + active region.
도4는 한 웨이퍼내에서 여러영역에 대한 저항값의 범위를 나타내는 것인데, 각각의 그래프에서 좌측 사각형안에 있는 것이 종래기술에 의한 것이고, 우측사각형안에 있는 것이 본 발명에 의한 급속열처리 공정을 실시한 후의 저항특성을 나타내는 것이다.Fig. 4 shows the range of resistance values for various regions within a wafer. In each graph, what is in the left rectangle is according to the prior art, and what is in the right rectangle is the resistance after the rapid heat treatment process according to the present invention. It is characteristic.
도4에 도시된 바와 같이, (a),(b),(c)에서 본 발명에 의해 급속열처리 공정을 실시한 후의 저항값(전체적인 경항)이 종래에 급속열처리를 하지 않은 경우보다 더 낮을 것을 알 수 있다.As shown in Fig. 4, in (a), (b) and (c), it can be seen that the resistance value (the overall condition) after the rapid heat treatment process according to the present invention is lower than that in the case where the rapid heat treatment has not been conventionally performed. Can be.
이 상에서 살펴보면 바와 같이, 본 발명에 의해서 캐패시터를 제조하는데 있어서, 캐패시터의 플레이트 전극까지 형성한 후에 N2분위기에서 800 ~ 900℃의 고온에서 10초 ~ 300초의 범위내에서, 700 ~ 800Torr(바람직하게 760Torr)에서 급속열처리를 진행하게 되면, 유전체 박막과 캐패시터의 스토리지 노드 전극사이에 발생하는 산화막이 생기지 않도록 하면서도, 스토리지 노드 전극과 플레이트전극의 폴리실리콘층에 생기는 공핍층을 최소화시킨다. 따라서 도3에 도시된 바와 같이, 캐패시터스 차이값(ΔCS)은 감소시키고, 캐패시턴스(Cs)가 향상되어 캐패시터의 특성이 증가되는 효과를 얻을 수 있다.As described above, in manufacturing the capacitor according to the present invention, after forming up to the plate electrode of the capacitor, 700 ~ 800 Torr (preferably in the range of 10 seconds to 300 seconds at a high temperature of 800 ~ 900 ℃ in N 2 atmosphere The rapid thermal treatment at 760 Torr minimizes the depletion layer formed on the polysilicon layers of the storage node electrode and the plate electrode while preventing the formation of an oxide film between the dielectric thin film and the storage node electrode of the capacitor. Accordingly, as shown in FIG. 3, the capacitance difference value ΔCS may be reduced, and the capacitance Cs may be improved to increase the characteristics of the capacitor.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
본 발명에 의해서 종래의 제조공정을 그대로 사용하면서도, 캐패시터의 유전체 박막과 스토리지 노드 전극사이에 발생하는 산화막의 형성을 억제하고, 공핍층을 최소화시켜, 종래보다 높은 캐패시턴스를 가지는 캐패시터를 얻을 수 있다.According to the present invention, a capacitor having a higher capacitance than the conventional one can be obtained while suppressing the formation of an oxide film generated between the dielectric thin film of the capacitor and the storage node electrode while minimizing the depletion layer.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030043146A KR100722997B1 (en) | 2003-06-30 | 2003-06-30 | Method for fabricating capacitor in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030043146A KR100722997B1 (en) | 2003-06-30 | 2003-06-30 | Method for fabricating capacitor in semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050003020A true KR20050003020A (en) | 2005-01-10 |
| KR100722997B1 KR100722997B1 (en) | 2007-05-30 |
Family
ID=37218266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030043146A KR100722997B1 (en) | 2003-06-30 | 2003-06-30 | Method for fabricating capacitor in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100722997B1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100615076B1 (en) * | 2005-03-07 | 2006-08-25 | 엘지전자 주식회사 | Rotary actuator and mapping apparatus using the same |
| KR100706961B1 (en) * | 2005-01-12 | 2007-04-11 | 에스케이 텔레콤주식회사 | Method and System for Providing Blog Service by Using Peer to Peer Communications |
| WO2021262658A1 (en) * | 2020-06-26 | 2021-12-30 | Micron Technology, Inc. | Electrode/dielectric barrier material formation and structures |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100259038B1 (en) * | 1997-03-31 | 2000-06-15 | 윤종용 | Method for manufacturing semiconductor capacitor and semiconductor capacitor manufactured thereby |
| KR100373159B1 (en) * | 1999-11-09 | 2003-02-25 | 주식회사 하이닉스반도체 | Method of manufacturing a capacitor in a semiconductor device |
| JP2001284551A (en) * | 2000-04-04 | 2001-10-12 | Mitsubishi Electric Corp | Producing method for semiconductor device |
| KR100401503B1 (en) * | 2001-04-30 | 2003-10-17 | 주식회사 하이닉스반도체 | Method for fabricating capacitor of semiconductor device |
-
2003
- 2003-06-30 KR KR1020030043146A patent/KR100722997B1/en not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100706961B1 (en) * | 2005-01-12 | 2007-04-11 | 에스케이 텔레콤주식회사 | Method and System for Providing Blog Service by Using Peer to Peer Communications |
| KR100615076B1 (en) * | 2005-03-07 | 2006-08-25 | 엘지전자 주식회사 | Rotary actuator and mapping apparatus using the same |
| WO2021262658A1 (en) * | 2020-06-26 | 2021-12-30 | Micron Technology, Inc. | Electrode/dielectric barrier material formation and structures |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100722997B1 (en) | 2007-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100401503B1 (en) | Method for fabricating capacitor of semiconductor device | |
| US6762110B1 (en) | Method of manufacturing semiconductor device having capacitor | |
| KR100796724B1 (en) | Capacitor and method of manufacturing the same | |
| US20040126963A1 (en) | Capacitor fabrication method | |
| US6323084B1 (en) | Semiconductor device capacitor and method of manufacturing the same | |
| KR100547541B1 (en) | Capacitor and memory structure and method | |
| KR100722997B1 (en) | Method for fabricating capacitor in semiconductor device | |
| JPH1022467A (en) | Semiconductor device and manufacture thereof | |
| JPH09199690A (en) | Method for manufacturing capacitor of semiconductor device | |
| US6635524B2 (en) | Method for fabricating capacitor of semiconductor memory device | |
| KR20010059517A (en) | Method for forming cylinder type bottom electrode intergrated memory device | |
| KR100550644B1 (en) | Method for fabricating capacitor in semiconductor device | |
| KR100513804B1 (en) | Method of manufacturing capacitor for semiconductor device | |
| KR100968411B1 (en) | Method for fabricating capacitor in semiconductor device | |
| KR20010057385A (en) | Capacitor and method for manufacturing the same | |
| KR100582404B1 (en) | Method for fabricating capacitor in semiconductor device | |
| KR100476380B1 (en) | Method for fabricating cylindrical capacitor in semiconductor device | |
| KR100504434B1 (en) | Method of forming capacitor | |
| KR100431739B1 (en) | Method of forming capacitor in memory device | |
| KR100522420B1 (en) | Method for forming capacitor having mps grain with improved doping efficiency | |
| JP2006135231A (en) | Semiconductor apparatus and manufacturing method thereof | |
| KR100865545B1 (en) | Method for forming capacitor of semiconductor device | |
| KR20010003252A (en) | Fabricating method for capacitor of semiconductor device | |
| KR100499406B1 (en) | method for fabricating capacitor | |
| KR20040059971A (en) | Method for fabricating capacitor in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| J301 | Trial decision |
Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20051229 Effective date: 20061128 |
|
| S901 | Examination by remand of revocation | ||
| E902 | Notification of reason for refusal | ||
| GRNO | Decision to grant (after opposition) | ||
| GRNT | Written decision to grant | ||
| G170 | Publication of correction | ||
| FPAY | Annual fee payment |
Payment date: 20110429 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |