KR20020049735A - Interrupt controlling circuit - Google Patents

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KR20020049735A
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Abstract

PURPOSE: An interrupt control circuit is provided to check error by processing the interrupts according to a generated order when the error, such as synchronous error, clock error, or party error, is generated in a speed mediation device. CONSTITUTION: A speed mediation device(110) applies an interrupt generated to an interrupt controller(200) instead of applying the interrupt to a central processing unit(100). After the interrupt controller(200) processes the interrupts applied from the speed mediation device(110), an interrupt order is controlled for processing next interrupts. The interrupt controller(200) receives an interrupt signal from the speed mediation device(110). In case that interrupts are generated, clocks are shared. The interrupt controller(200) checks interrupts of the speed mediation device(110). The central processing unit(100) processes the interrupts in interrupt order controlled by the interrupt controller(200). The central processing unit(100) processes interrupts in generated order from the interrupt controller(200).

Description

인터럽트 제어 회로{INTERRUPT CONTROLLING CIRCUIT}Interrupt Control Circuits {INTERRUPT CONTROLLING CIRCUIT}

본 발명은 인터럽트 제어 회로에 관한 것으로, 특히 인터럽트가 발생한 순서에 따라 우선 순위를 갖도록 인터럽트를 제어하는 회로에 관한 것이다.The present invention relates to an interrupt control circuit, and more particularly, to a circuit for controlling interrupts to have priority according to the order in which interrupts occur.

도 1은 종래 인터럽트 제어 회로의 구성도로서, 중앙처리장치(100)와 속도 중재기(110)로 구성된다.1 is a block diagram of a conventional interrupt control circuit, and includes a central processing unit 100 and a speed arbiter 110.

도 1을 참조하면, 종래 인터럽트 제어 회로는 서브 하이웨이(Sub-highway)로부터 수신되는 데이터 스트림(data stream)을 다중화하는 속도 중재기(110)에서 발생하는 인터럽트(interrupt)를 우선 순위를 주어 중앙처리장치(100)에서 처리한다. 즉, 속도 중재기(110)는 속도 결함(Sync fault), 클럭 결함(clock fault), 패리티 에러 결함(parity error fault)등의 각종 이상 발생시에 인터럽트를 발생시킨다. 그러면, 중앙처리장치(100)는 상태 레지스터(status register)를 읽어보고 인터럽트의 발생 요인을 파악한다. 하지만, 속도 중재기(110)는 우선 순위(priority)를 갖고 있어서 낮은 우선 순위의 인터럽트가 높은 우선 순위를 가진 인터럽트를 해결하기 전에는 중앙처리장치(100)로 이상 유무를 알려줄 수가 없는 문제점이 있다. 즉, 속도 중재기(110)는 0,1,2,3의 우선 순위를 가졌을 때 우선 순위가 2번인 인터럽트중에 0번이나 1번이 인터럽트가 발생되면, 2번은 대기하고 있다가 0번이나 1번이 해결된 후에 비로서 2번 인터럽트를 없앨 수 있다.Referring to FIG. 1, the conventional interrupt control circuit prioritizes interrupts generated by the speed arbiter 110 which multiplexes a data stream received from a sub-highway. It is processed in the device 100. That is, the speed arbiter 110 generates an interrupt when various abnormalities such as a speed fault, a clock fault, and a parity error fault occur. Then, the CPU 100 reads the status register to determine the cause of the interrupt. However, the speed arbiter 110 has a priority, and thus there is a problem in that it cannot inform the central processing unit 100 of an abnormality until the interrupt having a low priority solves the interrupt having a high priority. That is, if the speed arbiter 110 has 0, 1, 2, and 3 priorities, and 0 or 1 interrupts occur among the interrupts with 2 priority, the speed arbiter 110 waits 2 times and then 0 or 1 Interrupt 2 can be cleared after the burn has been resolved.

이와 같이, 종래 인터럽트 제어 회로에서 우선 순위가 낮은 인터럽트는 먼저 발생하더라도 우선 순위가 높은 인터럽트가 해결될 때까지 기다려야만 하는 문제점이 있다.As described above, even if a low priority interrupt occurs first in the conventional interrupt control circuit, there is a problem of waiting until the high priority interrupt is resolved.

따라서, 본 발명의 목적은 링크에서 발생된 인터럽트를 발생 순서에 따라 처리하는 인터럽트 제어 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide an interrupt control circuit for processing interrupts generated in a link in the order of occurrence.

본 발명의 다른 목적은 링크에서 발생되는 인터럽트를 실시간으로 처리하는 인터럽트 제어 회로를 제공함에 있다.Another object of the present invention is to provide an interrupt control circuit that processes an interrupt generated in a link in real time.

본 발명의 또다른 목적은 NO.7을 기반으로 한 링크에서 동일한 우선권을 가지게 함으로써 인터럽트가 먼저 발생한 링크에 우선 순위를 부여하는 인터럽트 제어 회로를 제공함에 있다.It is still another object of the present invention to provide an interrupt control circuit which gives priority to a link in which an interrupt occurs first by having the same priority on a link based on NO.7.

도 1은 종래 인터럽트를 제어하는 회로의 구성도.1 is a configuration diagram of a circuit for controlling a conventional interrupt.

도 2는 본 발명에 따른 인터럽트를 제어하는 회로의 구성도.2 is a block diagram of a circuit for controlling interrupts according to the present invention;

도 3은 본 발명의 실시예에 따른 인터럽트 제어기의 구체적인 구성도.3 is a detailed configuration diagram of an interrupt controller according to an embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 인터럽트 제어기의 동작에 따른 신호 파형도.4 is a signal waveform diagram of an operation of an interrupt controller according to an exemplary embodiment of the present invention.

이러한 목적들을 달성하기 위한 본 발명은 수신되는 데이터 스트림을 다중화하고, 데이터 스트림 수신시 발생되는 에러에 대응하여 인터럽트를 발생시키는 속도 중재기와; 상기 속도 중재기로부터 발생된 인터럽트의 발생 순서에 따라 우선 순위를 부여하는 인터럽트 제어기와; 상기 인터럽트 제어기로부터 부여된 우선 순위에 따라 상기 속도 중재기로부터 발생된 인터럽트를 처리하는 중앙처리장치로 구성되는 것을 특징으로 한다. 또한, 본 발명에 따른 인터럽트 제어기는 링크에서 발생되는 인터럽트의 생성 여부와 상기 생성된 인터럽트의 클리어 여부를 확인한다.To achieve these objects, the present invention provides a speed arbitrator for multiplexing a received data stream and generating an interrupt in response to an error generated when the data stream is received. An interrupt controller for assigning priority according to the order of occurrence of interrupts generated by the speed arbiter; And a central processing unit for processing interrupts generated from the speed arbiter according to the priority given from the interrupt controller. In addition, the interrupt controller according to the present invention checks whether an interrupt generated in the link is generated and whether the generated interrupt is cleared.

이하 본 발명을 첨부된 도면들을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 인터럽트 제어 회로의 구성도로서, 중앙처리장치(100)와 속도 중재기(110)와 인터럽트 제어기(200)로 구성된다.2 is a configuration diagram of an interrupt control circuit according to the present invention, and includes a central processing unit 100, a speed arbiter 110, and an interrupt controller 200.

도 2를 참조하면, 속도 중재기(110)는 종래와 같이 발생된 인터럽트를 중앙처리장치(100)로 직접 인가하는 것이 아니라 인터럽트 제어기(200)로 발생된 인터럽트를 인가한다. 그러면, 인터럽트 제어기(200)는 속도 중재기(110)에서 먼저 인가된 인터럽트를 처리한 후에 다음 인터럽트가 처리되도록 인터럽트 순서를 제어한다. 인터럽트 제어기(200)는 속도 중재기(110)로부터 인터럽트 신호를 입력받고, 인터럽트가 발생했을 때 클럭을 공유한다. 그리고, 인터럽트 제어기(200)는 입력된인터럽트가 해결될 때까지 속도 중재기(110)의 인터럽트를 체크한다. 중앙처리장치(100)는 인터럽트 제어기(200)로부터 제어된 인터럽트 순서에 따라 인터럽트를 처리한다. 즉, 중앙처리장치(100)는 인터럽트 제어기(200)에 의해 발생된 순서에 따라 인터럽트를 처리한다.Referring to FIG. 2, the speed arbiter 110 applies an interrupt generated to the interrupt controller 200 instead of directly applying the generated interrupt to the CPU 100. Then, the interrupt controller 200 controls the interrupt order so that the next interrupt is processed after processing the interrupt applied first in the speed arbiter 110. The interrupt controller 200 receives an interrupt signal from the speed arbiter 110 and shares a clock when an interrupt occurs. The interrupt controller 200 checks the interrupt of the speed arbiter 110 until the input interrupt is resolved. The central processing unit 100 processes interrupts according to the interrupt order controlled by the interrupt controller 200. That is, the central processing unit 100 processes the interrupts in the order generated by the interrupt controller 200.

도 3에 도시된(a)는 본 발명의 실시예에 따른 인터럽트 제어기에서 인터럽트 발생 여부를 확인하는 회로의 구성도이고, 도 3에 도시된 (b)는 본 발명의 실시예에 따른 인터럽트 제어기에서 인터럽트의 클리어 여부를 확인하는 회로의 구성도이다.3A is a block diagram of a circuit for checking whether an interrupt occurs in an interrupt controller according to an embodiment of the present invention, and FIG. 3B is a interrupt controller according to an embodiment of the present invention. This is a block diagram of a circuit for checking whether an interrupt is cleared.

도 4는 본 발명의 실시예에 따른 인터럽트 제어기의 동작에 따른 신호 파형도이다.4 is a signal waveform diagram illustrating an operation of an interrupt controller according to an exemplary embodiment of the present invention.

도 2 내지 도 4를 참조하여 본 발명에 따른 인터럽트 제어 회로의 동작을 설명한다. 제1플립플롭(310)은 속도 중재기(110)로부터 제1인터럽트 생성 여부를 알려주는 신호(interrupt1 420)를 입력받아 인가되는 클럭(CLK 410)에 동기시켜 출력한다. 제2플립플롭(320)은 속도 중재기(110)로부터 제2인터럽트 생성 여부를 알려주는 신호(interrupt2 430)를 입력받아 인가되는 클럭(410)에 동기시켜 출력한다. 오아 게이트(330)는 제1플립플롭(310)으로부터 출력되는 제1인터럽트 신호와 제2플립플롭(320)으로부터 출력되는 제2인터럽트 신호를 입력받아 오아 논리를 수행하여 홀딩 클럭(holding clk 440)을 출력한다. 제3플립플롭(340)은 제1인터럽트 인지 신호를 입력받고, 오아 게이트(330)로부터 출력되는 홀딩 클럭(440)을 인가받아 상기 제1인터럽트 발생 여부를 알리는 신호를 출력한다. 제4플립플롭(350)은 제2인터럽트 인지 신호를 입력받고, 오아 게이트(330)로부터 출력되는 홀딩 클럭(440)을 인가받아 상기 제2인터럽트 발생 여부를 알리는 신호를 출력한다. 이와 같이, 본 발명에 따른 인터럽트 제어기(200)는 제1 내지 제4플립플롭(310~350)과 오아 게이트(330)의 동작에 의해 인터럽트의 발생 여부를 확인한다.2 to 4, the operation of the interrupt control circuit according to the present invention will be described. The first flip-flop 310 receives a signal (interrupt1 420) indicating whether the first interrupt is generated from the speed arbiter 110 and outputs it in synchronization with the applied clock CLK 410. The second flip-flop 320 receives a signal (interrupt2 430) indicating whether the second interrupt is generated from the speed arbiter 110 and outputs it in synchronization with the applied clock 410. The OR gate 330 receives the first interrupt signal output from the first flip flop 310 and the second interrupt signal output from the second flip flop 320 to perform OR logic to hold a holding clock (holding clk 440). Outputs The third flip-flop 340 receives a first interrupt acknowledgment signal and receives a holding clock 440 output from the OR gate 330 to output a signal indicating whether the first interrupt occurs. The fourth flip-flop 350 receives a second interrupt acknowledgment signal and receives a holding clock 440 output from the OR gate 330 to output a signal indicating whether the second interrupt has occurred. As such, the interrupt controller 200 according to the present invention checks whether an interrupt is generated by the operations of the first to fourth flip-flops 310 to 350 and the OR gate 330.

그리고, 앤드 게이트(360)는 제1인터럽트가 클리어되었는지를 알리는 신호(intclr1)와 제2인터럽트가 클리어되었는지를 알리는 신호(intclr2)를 입력받고, 앤드 논리를 수행하여 인터럽트의 클리어 여부를 나타내는 신호(intclr)를 출력한다. 이처럼, 본 발명에 따른 인터럽트 제어기(200)는 앤드 게이트(360)의 동작에 의해 발생된 인터럽트가 클리어되었는지의 여부를 확인한다.The AND gate 360 receives a signal intclr1 indicating whether the first interrupt is cleared and a signal intclr2 indicating whether the second interrupt is cleared, and performs an AND logic to perform a signal indicating whether the interrupt is cleared. intclr). As such, the interrupt controller 200 according to the present invention checks whether the interrupt generated by the operation of the AND gate 360 is cleared.

상술한 바와 같이 본 발명은 속도 중재기에서 동기 이상, 클럭 이상, 패리티 이상등의 에러 발생시 인터럽트가 발생된 순서에 따라 처리하므로 이상 유무를 실시간으로 확인할 수 있다.As described above, the present invention processes the error according to the order in which an interrupt occurs when an error such as synchronization error, clock error, parity error, etc. occurs in the speed arbiter, so that the abnormality can be confirmed in real time.

Claims (3)

인터럽트를 제어하는 회로에 있어서,In the circuit that controls the interrupt, 수신되는 데이터 스트림을 다중화하여 속도를 제어하며, 상기 데이터 스트림을 수신할 때 각종 에러 발생시 인터럽트를 발생시키는 속도 중재기와;A speed arbiter for controlling a speed by multiplexing a received data stream and generating an interrupt when various errors occur when receiving the data stream; 상기 속도 중재기로부터 발생된 인터럽트를 발생 순서에 따라 처리하도록 제어하는 인터럽트 제어기와;An interrupt controller for controlling interrupts generated by the speed arbiter in order of occurrence; 상기 인터럽트 제어기로부터 상기 인터럽트의 발생 순서를 인지하여 상기 발생된 인터럽트를 발생 순서에 따라 처리하는 중앙처리장치로 구성되는 것을 특징으로 하는 인터럽트 제어 회로.And a central processing unit for recognizing the occurrence order of the interrupts from the interrupt controller and processing the generated interrupts according to the generation order. 제1항에 있어서, 상기 인터럽트 제어기는,The method of claim 1, wherein the interrupt controller, 상기 속도 중재기로부터 인터럽트 신호를 입력받아 인터럽트가 발생했을 때의 클럭을 공유하고, 먼저 발생된 인터럽트가 해결될 때까지 상기 속도 중재기의 인터럽트를 체크하는 것을 특징으로 하는 인터럽트 제어 회로.Receiving an interrupt signal from the speed arbiter, sharing a clock when an interrupt occurs, and checking an interrupt of the speed arbiter until an interrupt generated first is resolved. 제1항에 있어서, 상기 인터럽트 제어기는,The method of claim 1, wherein the interrupt controller, 제1인터럽트의 발생 여부에 대응되는 신호를 입력받아 클럭에 동기시켜 출력하는 제1플립플롭과;A first flip-flop that receives a signal corresponding to whether or not a first interrupt occurs and outputs the signal in synchronization with a clock; 제2인터럽트의 발생 여부에 대응되는 신호를 입력받아 클럭에 동기시켜 출력하는 제2플립플롭과;A second flip-flop that receives a signal corresponding to whether or not a second interrupt occurs and outputs the signal in synchronization with a clock; 상기 제1플립플롭과 상기 제2플립플롭으로부터 출력되는 신호를 오아 논리 연산을 수행하여 홀딩 클럭을 출력하는 오아 게이트와;An OR gate for outputting a holding clock by performing a logic operation on the signals output from the first flip flop and the second flip flop; 상기 오아 게이트로부터 출력되는 홀딩 클럭을 인가받아 제1인터럽트 인지 신호를 입력받아 제1인터럽트의 발생 여부에 대응되는 신호를 출력하는 제3플립플롭과;A third flip-flop that receives a holding clock output from the OR gate and receives a first interrupt acknowledgment signal and outputs a signal corresponding to whether a first interrupt occurs; 상기 오아 게이트로부터 출력되는 홀딩 클럭을 인가받아 제1인터럽트 인지 신호를 입력받아 제2인터럽트 발생 여부에 대응되는 신호를 출력하는 제4플립플롭과;A fourth flip-flop that receives a holding clock output from the OR gate and receives a first interrupt acknowledgment signal and outputs a signal corresponding to whether a second interrupt occurs; 상기 제1인터럽트의 클리어 여부에 대응되는 신호와 상기 제2인터럽트의 클리어 여부에 대응되는 신호를 입력받아 앤드 논리 연산을 수행하여 인터럽트의 클리어되었는지의 여부를 나타내는 신호를 출력하는 앤드 게이트로 구성되는 것을 특징으로 하는 인터럽트 제어 회로.And an AND gate configured to receive a signal corresponding to whether the first interrupt is cleared and a signal corresponding to whether the second interrupt is cleared, and perform an AND logic operation to output a signal indicating whether the interrupt is cleared. Interrupt control circuit.
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