KR20020046927A - 방출 전류와 흡입 전류를 부하에 공급되는 출력 전류로서개별적으로 제어하기 위한 전원 장치 - Google Patents

Abstract

방출 전류와 흡입 전류를 부하에 공급되는 출력 전류로서 개별적으로 제한할 수 있는 전원 장치가 제공된다. 전원 장치는 아날로그 전압값을 증폭하고 부하에 제공하기 위한 증폭 회로와, 증폭 회로의 출력 전류를 제어하는 제한 전류의 양을 변경시키기 위하여 증폭 회로의 전류 제한 제어 단자에 접속된 제한 전류 절환 회로 및 절환 신호를 출력하기 위한 절환 제어 회로를 포함하며, 제한 전류 절환 회로는 절환 신호에 의해 제한 전류의 양을 변경시킨다.

Description

방출 전류와 흡입 전류를 부하에 공급되는 출력 전류로서 개별적으로 제어하기 위한 전원 장치{Power supply for individually controlling discharge current and absorbing current as output current supplied to load}

본 발명은 집적 회로 측정 시스템 또는 이와 동등한 장치에 사용되는 전원 장치(유닛)에 관한 것이다.

도 2는 종래의 전원 장치의 구조를 보여준다. 도면에서, 참조번호 1은 중앙처리장치(central processing unit, CPU)를 나타내고, 참조번호 2는 디지털-아날로그 변환기를 나타내며, 참조번호들 3A, 3B 및 3D는 저항들을 나타내고, 참조번호 4A는 연산 증폭기를 나타내며, 참조번호 7은 반도체 장치의 입력/출력 단자와 같은 부하를 나타낸다.

CPU(1)는 디지털-아날로그 변환기(2)에 연결되고, 상기 디지털-아날로그 변환기(2)는 저항(3A)을 통해 상기 연산 증폭기(4A)의 네거티브 입력 단자에 연결된다.

상기 연산 증폭기(4A)의 포지티브 입력 단자는 접지(즉, 어스(또는 접지) 전위, GND)에 연결되고, 상기 연산 증폭기(4A)의 출력 단자는 상기 부하(7)에 연결된다.

상기 부하(7)는 피드백 저항(3B)을 통해 상기 연산 증폭기(4A)의 네거티브 입력 단자에 연결되어, 네거티브 피드백 루프가 상기 출력 단자와 상기 네거티브 입력 단자 사이에 형성되도록 한다.

상기 연산 증폭기(4A)는 전류 제한 제어 단자(A)를 구비하는데, 그것에는 상기 저항(3D)의 일단이 연결된다. 상기 저항(3D)의 타단은 특정 네거티브 전압을 구비한 네거티브 소스의 단자에 연결된다.

하기에, 종래의 전원 장치의 동작이 도 2를 참조하여 설명될 것이다. 상기 전원 장치는 다음 2개의 기능들을 갖는다: (i) 상기 CPU(1)에 의해 지시되는 바와 같이, 입력 전압(VIN)을 상기 부하(7)에 인가하고 상기 연산 증폭기(4A)로부터의 전류를 상기 부하(7)에 공급하는 기능, 여기에서 상기 전류는 상기 입력 전압에 따라 상기 부하(7)에 의해 요구됨, 및 (ii) 상기 연산 증폭기(4A)의 출력 전류(IO)를 제한하는 기능.

우선, 상기 입력 전압(VIN)에 근거하여 전류를 상기 부하(7)에 공급하는 동작(상기 (i) 참조)이 설명될 것이다.

상기 입력 전압(VIN)에 대응하는 디지털 신호가 외부 회로(미도시)로부터 상기 CPU(1)로 송신된다. 상기 CPU(1)는 상기 입력된 디지털 신호를 상기 디지털-아날로그 변환기(2)에 출력한다. 상기 디지털-아날로그 변환기(2)는 상기 디지털 신호를 아날로그 값인 입력 전압(VIN)으로 변환한다.

상기 입력 전압(VIN)이 상기 연산 증폭기(4A)에 입력될 때, 상기 연산 증폭기(4A)는 상기 입력 전압을 상기 부하(7)에 인가되는 출력 전압(VO)까지 증폭한다.

그다음 상기 출력 전압(VO)은 상기 부하(7)에 할당되고, 상기 연산 증폭기(4A)는 상기 부하(7)에 의해 요구되는 출력 전류(IO), 즉 안정화된 전원 장치로부터의 출력으로서 상기 입력 전압(VIN)의 레벨을 유지하는데 필요한 전류를 공급한다.

상기 입력 전압(VIN)인 전압값(Vin), 상기 저항(3A)의 저항값(R1) 및 상기 피드백 저항(3B)의 저항값(R2)이 주어진다면, 상기 부하(7)에 인가되는 출력 전압(VO)의 전압값(Vo)은 수학식 1과 같이 정의된다.

Vo=-(R2/R1)·Vin

여기에서 상기 수학식 1은 네거티브 피드백 루프와 관련된다. 따라서, 상기 출력 전압(VO)의 전압값(Vo)은 상기 입력 전압(VIN)의 전압값(Vin)에 의존한다.

다음, 상기 출력 전류(IO)를 제한하는 동작(상기 (ii) 참조)이 설명될 것이다.

상기 연산 증폭기(4A)는 전류 제한 제어 단자(A)를 구비하고, 상기 연산 증폭기(4A)의 제한 전류(IA)는 (i) 네거티브 전압을 공급하는 네거티브 소스(B)의 전압값(VB)과 (ii) 상기 저항(3D)의 저항값(RD)에 기초하여 결정된다.

상기 전류 제한 제어 단자(A)의 전압값(VA)이 주어진다면, 상기 전류 제한 제어 단자(A)를 통해 흐르는 제한 전류(IA)의 전류 값(Ia)은 수학식 2에 의해 정의된다.

Ia=(VA-VB)/RD

상기 연산 증폭기(4A)의 출력 전류(IO)의 전류값(Io)과 상기 전류 제한 제어 단자(A)를 통해 흐르는 제한 전류(IA)의 전류값(Ia)은 수학식 3의 관계를 갖는다.

Io=G·Ia

여기에서 G는 상기 연산 증폭기(4A)에 특정한 전류 증폭률(즉, 이득)을 나타낸다.

상기 제한 전류(IA)에 기초하여, 상기 연산 증폭기(4A)는 상기 부하(7)에 공급되는 출력 전류(IO)를 제한한다. 여기에서, 상기 출력 전류(IO)의 제한은 상기 저항(3D)의 저항값(RD)에만 의존한다.

상기 종래의 전원 장치에 있어서, 상기 연산 증폭기(4A)에서 상기 부하(7)로 흐르는 출력 전류(IO)의 전류값(Io)은 상기 부하(7)의 상태에 따라 결정된다. "Io > 0" (즉, 방출 전류)와 "Io < 0" (즉, 흡입 전류) 중 어느 한 상태에서, 상기 출력 전류(IO)의 전류값(Io)의 제한은 상술된 조건(즉, 동일한 조건)에 근거하여 수행된다.

상기 CPU(1)는 상기 저항값(RD)을 결정함으로써 상기 연산 증폭기(4A)의 제한 전류(IA)를 정의하는데, 여기에서 상기 저항(3D)은 가변 저항이다. 그러나, 상술된 바와 같이, 상기 출력 전류(IO)의 제한 조건은 상기 방출 전류 및 상기 흡입 전류 양자의 경우에 대해 고정된다.

상기 부하(7)의 종류에 따라, 상기 방출 전류 및 상기 흡입 전류는 다를 수 있다. 이 경우, 상기 제한 전류는 상기 상태들 중 하나(즉, 방출 또는 흡입)에 대해 불필요하게 크다; 따라서, 상기 방출 전류와 상기 흡입 전류를 위해 개별적인 제한 값들을 설정하는 것이 바람직하다.

그러나, 이 경우 상기 방출 전류를 위한 연산 증폭기와 상기 흡입 전류를 위한 연산 증폭기, 2개의 연산 증폭기들(4A)이 각각 제공된다면, 상기 2개의 연산 증폭기들(4A)의 출력 단자들 간의 전기적인 단락 회로 때문에 상기 회로에서 과전류 차단이 일어날 수 있다; 이것은 회피되어야 한다. 그러므로, 연산 증폭기들(4A) 양자를 위한 포지티브 및 네거티브 전원 장치들은 동일해야 한다; 그러므로, 상기 방출 전류와 상기 흡입 전류를 개별적으로 제한하는 것은 어렵다.

본 발명이 이루고자 하는 기술적 과제는, 방출 전류와 흡입 전류를 부하에 공급되는 출력 전류로서 개별적으로 제한할 수 있는 전원 장치를 제공하는 것이다.

도 1은 본 발명의 바람직한 일 실시예에 의한 전원 장치의 구조를 도시한 블록도이다.

도 2는 종래의 전원 장치의 구조를 도시한 블록도이다.

상기 과제를 달성하기 위하여 본 발명은, 부하에 공급되는 전압을 나타내는 디지털값을 아날로그 전압값으로 변환하기 위한 디지털-아날로그 변환기(하기에 설명되는 실시예에서 디지털-아날로그 변환기(2)에 대응함);

상기 아날로그 전압값을 증폭하고 상기 증폭된 전압값을 상기 부하에 공급하며, 전류 제한 제어 단자를 구비한 증폭 회로(하기에 설명되는 실시예에서 연산 증폭기(4A)에 대응함);

상기 전류 제한 제어 단자에 접속되며, 상기 증폭 회로의 출력 전류를 제어하는 제한 전류의 양을 변경시키기 위한 제한 전류 절환 회로; 및

절환 신호를 출력하기 위한 절환 제어 회로(하기에 설명되는 실시예에서 차동 증폭기(H)에 대응함)를 포함하며, 상기 출력 전류는 상기 부하에 공급되고, 상기 제한 전류 절환 회로는 상기 절환 신호에 의해 상기 제한 전류의 양을 변경시키는 전원 장치를 제공한다.

전형적으로, 상기 절환 제어 회로는 상기 증폭 회로의 출력 전류의 극성에 근거하여 상기 절환 신호를 출력한다.

상기 제한 전류 절환 회로는 상기 증폭 회로와 소정의 전위 간에 병렬로 삽입된 제어 저항(하기에 설명되는 실시예에서 저항(3E)에 대응함)을 포함하는 것이 가능하며, 상기 제한 전류 절환 회로는 상기 절환 신호에 근거하여 전류가 상기 제어 저항을 통해 흐르는지를 결정함으로써 상기 제한 전류의 양을 변경시키는 것이 가능하다.

전형적인 예로서, 상기 제한 전류 절환 회로는, 상기 제어 저항에 직렬로 접속되고 애노드가 상기 전류 제한 제어 단자에 접속된 다이오드(하기에 설명되는 실시예에서 다이오드(6)에 대응함); 및 컬렉터가 상기 다이오드의 캐소드와 상기 제어 저항 사이에 접속된 PNP 트랜지스터(하기에 설명되는 실시예에서 PNP 트랜지스터(5)에 대응함)를 더 포함하고, 상기 PNP 트랜지스터가 온일 때 상기 제어 저항을 통해 전류가 흐르고, 상기 PNP 트랜지스터가 오프일 때 상기 제어 저항을 통해 아무런 전류도 흐르지 않는다.

바람직하기로는, 상기 절환 제어 회로는 차동 증폭 회로이고, 상기 차동 증폭 회로로부터 출력된 상기 절환 신호는 상기 PNP 트랜지스터의 온/오프 상태를 절환시키기 위한 포지티브 전압과 네거티브 전압중 하나에 대응한다.

본 발명의 전원 장치에 의하면, 상기 부하에 공급되는 출력 전류로서 상기 방출 전류 및 흡입 전류는 개별적으로 제한될 수 있는데, 즉 각 상태에 적합한 제한 전류가 흐를수 있다. 그러므로, 불필요한 제한 전류가 (네거티브 소스 또는 이와 동등한 것에) 흐르는 것을 방지하는 것이 가능하고 상기 전원 장치의 전력 소비를 감소시키는 것이 가능하다.

이하, 본 발명에 의한 실시예가 도면들을 참조하여 상세히 설명될 것이다.

도 1은 본 발명의 실시예에 의한 전원 장치의 구조를 도시한 블록도이다. 도면에서, 참조번호 3C는 검출 저항을 나타내고, 참조번호들 3E, 3F, 3G, 3H 및 3I는 저항들을 나타내며, 참조번호 4B는 연산 증폭기를 나타내고, 참조번호 5는 PNP 트랜지스터를 나타내며, 참조번호 6은 다이오드를 나타낸다. 도 2에 있는 부분들과 동일한 다른 부분들은 동일한 참조번호들이 주어지며, 그 설명들은 생략된다.

상기 검출 저항(3C)의 일단은 상기 연산 증폭기(4A)의 출력단자와 상기 저항(3H)의 일단에 연결되고, 상기 검출 저항(3C)의 타단은 상기 부하(7)와 상기저항(3I)의 일단에 연결된다. 상기 연산 증폭기(4A)의 포지티브 입력단자는 어스(또는 접지) 전위로 설정된다(즉, 접지(GND)에 연결된다).

상기 저항(3H)의 타단은 상기 연산 증폭기(4B)의 포지티브 입력 단자와 상기 저항(3G)의 일단에 연결된다. 상기 저항(3G)의 타단은 접지(GND)에 연결된다.

상기 저항(3I)의 타단은 상기 연산 증폭기(4B)의 네거티브 입력 단자와 상기 저항(3F)의 일단에 연결된다.

상기 저항(3F)의 타단은 상기 연산 증폭기(4B)의 출력단자와 상기 PNP 트랜지스터(5)의 베이스에 연결된다.

상기 PNP 트랜지스터(5)의 에미터는 접지(GND)에 연결되고, 컬렉터는 상기 다이오드(6)의 캐소드와 상기 저항(3E)의 일단에 연결된다. 상기 다이오드(6)와 상기 저항(3E)은 직렬로 연결되며, 상기 직렬로 연결된 부분과 상기 저항(3D)은 네거티브 소스(B)와 전류 제한 제어 단자(A) 사이에 병렬로 연결된다.

상기 다이오드(6)의 애노드는 상기 연산 증폭기(4A)의 전류 제한 제어 단자(A)와 상기 저항(3D)의 일단에 연결된다.

상기 저항(3E)의 타단은 상기 네거티브 소스(B)에 연결된다.

하기에, 본 실시예의 전원 장치의 동작예가 도 1을 참조하여 설명될 것이다.

출력 전류(IO)가 상기 연산 증폭기(4A)에서 상기 부하(7)로 흐를때, 전위 차 "V1 - V2"가 상기 검출 저항(3C)의 양단간에 발생된다. 상기 전위차 "V1 - V2"에 기초하여, 상기 연산 증폭기(4B)는 상기 출력 전류(IO)의 전류값(Io)의 극성을 감시한다. 상기 전위차는 연산 증폭기(4B)와 저항들(3F, 3G, 3H 및 3I)로 구성된 차동 증폭기(H)에 의해 증폭된다.

상기 연산 증폭기(4B)의 출력 전압값(Vc)과 상기 저항들(3F, 3G, 3H 및 3I)의 저항값들(RF, RG, RH 및 RI)가 주어지면, 상기 연산 증폭기(4B)의 출력 전압값(Vc)은 수학식 4와 같이 정의된다.

Vc=((RI+RF)/(RH+RG))·(RG/RI)·V1 - (RF/RI)·V2

상기 수학식 4에서, 상기 저항들(3F 및 3G)의 저항값들과 상기 저항들(3H 및 3I)의 저항값들이 각각 다음 수학식 5와 같은 관계를 갖는다면,

RF=RG 및 RH=RI

상기 출력 전압(Vc)은 수학식 6과 같이 정의될 수 있다.

Vc=(RF/RI)·(V1-V2)

상기 수학식 6에 표시된 바와같이, 검출된 출력 전압(Vc)의 극성은 상기 검출 저항(3C)의 양단간의 전위차 "V1 - V2"에 따라 결정된다.

상기 연산 증폭기(4A)에서 상기 부하(7)로 흐르는 상기 출력 전류(IO)가 방출 전류(즉, Io > 0)일 때, 상기 검출 저항(3C)의 양단간의 전위차는 0보다 크다(즉, V1 - V2 > 0). 따라서, 상기 연산 증폭기(4B)의 출력 전압은 포지티브 값을 가져서, 상기 PNP 트랜지스터는 오프, 즉 오프(OFF) 상태가 된다. 이러한 상태에서, 전류값(Ib)을 가진 전류(IB)가 상기 다이오드(6)를 통해 순방향 바이어스 방향으로흐르고, 상기 전류(IB)는 상기 저항(3E)을 거쳐 네거티브 소스(B)로 흐른다.

즉, 전류 제한 제어 단자(A)를 통해 흐르는 제한 전류는, 전류값(Ia)을 가지며 상기 저항(3D)을 통해 흐르는 전류(IA)와 상술된 전류(IB)의 합이다(즉, IA+IB)이다.

상기 전류 제한 제어 단자(A)의 전압(VA)과 상기 다이오드(6)의 순방향 전압(VD)이 주어지면, 상기 제한 전류(IA+IB)의 전류값(Ia+Ib)은 수학식 7과 같이 정의된다.

Ia+Ib=(VA-VB)/RD+(VA-VD-VB)/RE

그러므로, 상기 출력 전류(IO)는 상기 제한 전류(IA)와 전류(IB)를 이용하여 제한되며, 상기 출력 전류(IO)의 전류값(Io)은 G·(Ia+Ib)이다.

따라서, 상기 출력 전류(IO)의 극성이 포지티브일 때, (상기 연산 증폭기(4A)의 출력 전류를 제어하기 위하여 제공된) 상기 전류 제한 제어 단자(A)를 통해 흐르는 제한 전류는 상기 출력 전류(IO)의 극성이 네거티브인 경우에 비해 더 클 수 있다. 그러므로, 상기 연산 증폭기(4A)로부터의 출력 전류(IO)는 큰 값을 가질 수 있다.

상기 연산 증폭기(4A)에서 상기 부하(7)로 흐르는 출력 전류(IO)가 흡입 전류(즉, Io < 0)일 때, 상기 검출 저항(3C)의 양단간 전위차는 V1 - V2 < 0 이고, 상기 연산 증폭기(4B)의 출력 전압은 네거티브 값을 갖는다. 그러므로, 상기 PNP 트랜지스터(5)는 온, 즉 온(ON) 상태가 된다.

이러한 프로세스에서 네거티브 소스(B)와 어스 전위(GND)간의 라인은 상기 저항(3E)과 상기 PNP 트랜지스터(5)의 컬렉터와 에미터를 거쳐 도통되고, 관련된 전위차 때문에 상기 전류(IC)는 접지(GND)에서 상기 네거티브 소스(B)로 흐른다.

상기 전류(IC)가 상기 저항(3E)을 통해 흐르고 전압 강하가 발생하기 때문에, 상기 다이오드(6)의 캐소드에서의 전압은 증가하고 역방향 바이어스 상태가 발생한다. 따라서, 상기 전류(IB)는 흐를수 없고 상기 전류값(Ib)은 0이 된다.

그러므로, 상기 네거티브 소스(B)를 통해 흐르는 전류는 "IA + IC"이다.

그러나, (상기 연산 증폭기(4A)를 위해 제공되는) 전류 제한 제어 단자(A)를 통해 흐르는 제한 전류는, 상기 전류(IB)가 상기 다이오드(6)를 통해 흐르지 않고 상기 전류(IC)가 상기 연산 증폭기(4A)에 영향을 미치지 않기 때문에 전류(IA)만을 포함한다.

그러므로, 상기 출력 전류(IO)는 상기 제한 전류(IA)에 의해서만 제한되고, 상기 출력 전류(IO)의 전류값(Io)은 G·Ia가 된다.

따라서, 상기 출력 전류(IO)의 극성이 네거티브일 때, (상기 연산 증폭기(4A)의 출력 전류를 제어하기 위해 제공되는) 상기 전류 제한 제어 단자(A)를 통해 흐르는 제한 전류는 상기 출력 전류(IO)의 극성이 포지티브인 경우에 비해 더 작을 수 있다. 그러므로, 상기 연산 증폭기(4A)로부터의 상기 출력 전류(IO)는 작은 값으로 제한될 수 있다.

본 발명에 의한 전원 장치에 있어서, 상기 연산 증폭기(4A)에서 상기 부하(7)로 흐르는 출력 전류(IO)의 전류값(Io)은 상기 부하(7)의 상태에 기초하여결정된다. 이 기능은 종래 전원 장치에 의해 소유된 기능과 동일한 것이다.

그러나, 상기 출력 전류(IO)의 전류값(Io)을 제한하는 동작에 있어서, 커야하는 방출 전류와 작은 것이 바람직한 흡입 전류는 상기 PNP 트랜지스터(5)의 온/오프 절환 동작을 이용함으로써 각각의 요망되는 레벨로 개별적으로 제어될 수 있다. 즉, 본 발명의 제어에 있어서, 상기 PNP 트랜지스터(5)에서 (본 발명의 제어 저항에 대응하는) 저항(3E)으로 흐르는 전류(IC)는 상기 전류(IB)가 상기 저항(3E)을 통해 흐르는지를 결정하기 위한 절환 신호로서 사용된다.

본 발명의 실시예가 상기에 설명되었지만, 본 발명은 상기 실시예에 한정되지 않고 청구된 발명의 범위와 사상내에서 어떤 변경 또는 변형도 가능하다.

본 발명에 의한 전원 장치에 의하면, 출력 전류로서 부하에 공급되는 방출 전류 및 흡입 전류를 개별적으로 제한할 수 있다. 따라서, 불필요한 제한 전류가 네거티브 소스 또는 이와 동등한 것에 흐르는 것을 방지할 수 있기 때문에, 전원 장치의 전력 소비를 감소시킬 수 있다.

Claims (5)

1. 부하에 공급되는 전압을 나타내는 디지털값을 아날로그 전압값으로 변환하기 위한 디지털-아날로그 변환기;

   상기 아날로그 전압값을 증폭하고 상기 증폭된 전압값을 상기 부하에 공급하며, 전류 제한 제어 단자를 구비한 증폭 회로;

   상기 전류 제한 제어 단자에 접속되며, 상기 증폭 회로의 출력 전류를 제어하는 제한 전류의 양을 변경시키기 위한 제한 전류 절환 회로; 및

   절환 신호를 출력하기 위한 절환 제어 회로를 포함하며, 상기 출력 전류는 상기 부하에 공급되고, 상기 제한 전류 절환 회로는 상기 절환 신호에 의해 상기 제한 전류의 양을 변경시키는 것을 특징으로 하는 전원 장치.
2. 제1항에 있어서, 상기 절환 제어 회로는 상기 증폭 회로의 출력 전류의 극성에 근거하여 상기 절환 신호를 출력하는 것을 특징으로 하는 전원 장치.
3. 제1항에 있어서, 상기 제한 전류 절환 회로는 상기 증폭 회로와 소정의 전위 간에 병렬로 삽입된 제어 저항을 포함하며, 상기 제한 전류 절환 회로는 상기 절환 신호에 근거하여 상기 제어 저항을 통해 전류가 흐르는지를 결정함으로써 상기 제한 전류의 양을 변경시키는 것을 특징으로 하는 전원 장치.
4. 제3항에 있어서, 상기 제한 전류 절환 회로는,

   상기 제어 저항에 직렬로 접속되고 애노드가 상기 전류 제한 제어 단자에 접속된 다이오드; 및

   컬렉터가 상기 다이오드의 캐소드와 상기 제어 저항 사이에 접속된 PNP 트랜지스터를 더 포함하고,

   상기 PNP 트랜지스터가 온일 때 상기 제어 저항을 통해 전류가 흐르고, 상기 PNP 트랜지스터가 오프일 때 상기 제어 저항을 통해 아무런 전류도 흐르지 않는 것을 특징으로 하는 전원 장치.
5. 제4항에 있어서, 상기 절환 제어 회로는 차동 증폭 회로이고, 상기 차동 증폭 회로로부터 출력된 상기 절환 신호는 상기 PNP 트랜지스터의 온/오프 상태를 절환시키기 위한 포지티브 전압과 네거티브 전압중 하나에 대응하는 것을 특징으로 하는 전원 장치.