KR20020042308A - Method for manufacturing a semiconductor device having dual gate poly structure available self-aligned contact and gate layers structure thereof - Google Patents
Method for manufacturing a semiconductor device having dual gate poly structure available self-aligned contact and gate layers structure thereof Download PDFInfo
- Publication number
- KR20020042308A KR20020042308A KR1020000072130A KR20000072130A KR20020042308A KR 20020042308 A KR20020042308 A KR 20020042308A KR 1020000072130 A KR1020000072130 A KR 1020000072130A KR 20000072130 A KR20000072130 A KR 20000072130A KR 20020042308 A KR20020042308 A KR 20020042308A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- gate insulating
- forming
- film
- insulating film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
Abstract
Description
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히, 셀프 얼라인 컨택(Self-Aligned Contact;SAC)이 가능한 이중 게이트 구조를 갖는, 디램(DRAM) 소자와 로직(logic) 소자가 융합된 반도체 소자(Merged DRAM with Logic Device;이하, "MDL 소자"라 한다)의 제조 방법과 그 게이트 구조체에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a semiconductor device in which a DRAM device and a logic device are fused with a double gate structure capable of self-aligned contact (SAC). A method of manufacturing a Merged DRAM with Logic Device (hereinafter referred to as an "MDL element") and a gate structure thereof.
최근, 반도체 소자의 집적도가 높아짐에 따라 사진공정의 미스 얼라인 마진의 한계로 인하여 게이트 패턴과 플러그 폴리 또는 비트라인간의 전기적 쇼트 문제가 중요해지고 있다. 이에 따라 실리콘 기판 상에 형성된 하부 구조물에 따라 식각되는 셀프 얼라인 콘택 식각 공정이 개발되어 널리 사용되고 있다. 이러한 셀프 얼라인 콘택 공정은 게이트 스택(gate stack)을 형성하는 초기에 이중 게이트 폴리 트랜지스터 형성을 위한 이온 주입공정을 선행해야 하는 공정상의 특징이 있다.In recent years, as the degree of integration of semiconductor devices increases, an electric short problem between the gate pattern and the plug poly or bit line has become important due to the limitation of misalignment margin of the photolithography process. Accordingly, a self-aligned contact etching process, which is etched according to a lower structure formed on a silicon substrate, has been developed and widely used. Such a self-aligned contact process has a feature of a process that must precede the ion implantation process for forming a double gate poly transistor at an initial stage of forming a gate stack.
한편, MDL 소자는 로직 소자와 디램 소자를 동일한 반도체 기판 상에 구비하고 있다. 이 때, MDL 소자는 높은 성능을 위해 PMOS의 채널이 표면형인 이중 게이트 폴리 구조인 것이 요구된다.On the other hand, the MDL element includes a logic element and a DRAM element on the same semiconductor substrate. At this time, the MDL element is required to have a double gate poly structure in which the channel of the PMOS is a surface type for high performance.
그러나, 전술된 바와 같이, 셀프 얼라인 콘택 공정의 특성상 게이트 스택 형성 초기에 NMOS 트랜지스터 및 PMOS 트랜지스터 형성을 위한 N+ 및 P+ 이온 주입 공정이 선행된다. 이처럼, 초기에 게이트 스택에 주입된 보론 이온은 이 후에 진행되는 많은 열공정, 예컨대, 층간 절연막을 어닐링(annealing)하거나 다결정 실리콘막을 어닐링하거나 금속 배선 및 장벽 금속막을 어닐링하는 등의 열 공정에 의해 반도체 기판으로 침투되어 트랜지스터 특성 불량이 유발될 수 있다.However, as described above, due to the nature of the self-aligned contact process, N + and P + ion implantation processes for NMOS transistor and PMOS transistor formation are preceded at the beginning of gate stack formation. As such, the boron ions initially implanted in the gate stack are subjected to many thermal processes, such as annealing the interlayer insulating film, annealing the polycrystalline silicon film, or annealing the metal wiring and barrier metal film. Penetration into the substrate can lead to poor transistor characteristics.
결국, 종래에는 보론이 반도체 기판으로 침투되는 현상으로 인해 이중 게이트 구조를 갖는 MDL 소자 제작에 셀프 얼라인 콘택 공정을 적용하기가 어렵다는 문제점이 있다.As a result, in the related art, it is difficult to apply a self-aligned contact process to fabrication of an MDL device having a double gate structure due to a phenomenon in which boron penetrates into a semiconductor substrate.
본 발명이 이루고자 하는 기술적 과제는 반도체 기판의 표면으로 양이온의 확산 이동을 방지하여 트랜지스터의 특성의 열화를 방지할 수 있는 셀프 얼라인 컨택이 가능한 이중 게이트 구조를 갖는 반도체 소자의 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a semiconductor device having a double gate structure capable of self-aligned contact, which prevents diffusion of cations to the surface of a semiconductor substrate, thereby preventing deterioration of transistor characteristics. have.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 셀프 얼라인 컨택이 가능한 이중 게이트 구조를 갖는 반도체 소자의 게이트 구조체를 제공하는 데 있다.Another object of the present invention is to provide a gate structure of a semiconductor device having a double gate structure capable of the self-aligned contact.
도 1 내지 도 4는 본 발명의 실시예에 따른 디램 소자와 로직 소자가 융합된 반도체 소자의 제조 방법과 그 게이트 구조체를 설명하기 위해서 개략적으로 도시한 단면도이다.1 to 4 are cross-sectional views schematically illustrating a method of manufacturing a semiconductor device in which a DRAM device and a logic device are fused according to an embodiment of the present invention, and a gate structure thereof.
상기 과제를 이루기 위해, 표면 채널형의 PMOS 트랜지스터와 NMOS 트랜지스터가 함께 존재하는 이중 게이트 폴리 구조를 가지면서, 셀프 얼라인 컨텍 형성이 가능한, 디램(DRAM) 소자와 로직(logic) 소자가 융합된 반도체 소자의 본 발명에 따른 제조방법은 제1게이트 절연막, 제2게이트 절연막, 게이트 도전막, 제3게이트 절연막을 순차적으로 형성하고, 제2게이트 절연막에 PMOS 트랜지스터 및 NMOS 트랜지스터 형성을 위한 P-타입 및 N-타입 이온이 선택적으로 주입된 게이트 스택을 형성하는 단계, 게이트 스택 상에 포토레지스트막 패턴을 형성하고, 포토레지스트막 패턴을 마스크로 게이트 스택을 식각하여 트랜지스터의 게이트를 형성하는 단계, 게이트의 양측벽에 질화막으로 이루어진 스페이서를 형성하는 단계 및 스페이서가 형성된 결과물 전면에 산화막을 형성한 후 패터닝하여 게이트 사이의 산화막을 노출하고, 노출된 산화막을 셀프 얼라인 방법으로 식각하여 콘택홀을 형성하는 단계를 포함한다.In order to achieve the above object, a semiconductor having a dual gate poly structure in which a surface channel type PMOS transistor and an NMOS transistor exist together, and capable of forming a self-aligned contact, is a semiconductor device in which a DRAM device and a logic device are fused. According to an embodiment of the present invention, a first gate insulating film, a second gate insulating film, a gate conductive film, and a third gate insulating film are sequentially formed, and a P-type for forming a PMOS transistor and an NMOS transistor is formed on the second gate insulating film. Forming a gate stack selectively implanted with N-type ions, forming a photoresist pattern on the gate stack, and etching the gate stack using the photoresist pattern as a mask to form a gate of the transistor, Forming a spacer of a nitride film on both side walls and an oxide film on the entire surface of the resultant formed spacer By patterning after forming the oxide film exposed between the gate, and forming a contact hole by etching the exposed oxide film as a self-alignment method.
상기 다른 과제를 이루기 위해, 디램(DRAM) 소자와 로직(logic) 소자가 융합된 반도체 소자에서 표면 채널형의 PMOS 트랜지스터와 NMOS 트랜지스터가 함께 존재하는 이중 게이트 구조를 가지면서, 셀프 얼라인 컨텍 형성이 가능하도록 하는 본 발명에 따른 게이트 구조체는 반도체 기판상에 형성되며, 불순물이 반도체 기판으로 침투되는 것을 방지하는, 실리콘 산화물에 비해 치밀한 막질의 절연 물질로이루어진, 제1게이트 절연막, NMOS 또는 PMOS 트랜지스터 형성을 위한 N-타입 또는 P-타입 이온주입에 노출되며 제1게이트 절연막 상에 형성되는 제2게이트 절연막, 제2게이트 절연막 상에 형성되며, 트랜지스터의 전극을 이루는 전도도 높은 물질로 이루어진 게이트 도전막 및 게이트 전극막 상에 형성되며, 하부 막들을 보호하는 제3게이트 절연막을 포함한다.In order to achieve the above another problem, in the semiconductor device in which a DRAM device and a logic device are fused, a self-aligned contact is formed while having a double gate structure in which a surface channel type PMOS transistor and an NMOS transistor exist together. A gate structure according to the present invention, which makes it possible, is formed on a semiconductor substrate, forming a first gate insulating film, an NMOS or PMOS transistor, made of a dense film-like insulating material compared to silicon oxide, which prevents impurities from penetrating into the semiconductor substrate. A second gate insulating film formed on the first gate insulating film and exposed to the N-type or P-type ion implantation, a gate conductive film formed on the second gate insulating film and formed of a highly conductive material forming an electrode of the transistor; And a third gate insulating layer formed on the gate electrode layer and protecting the lower layers.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어 져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 막이 다른 막 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어 질 수 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape of the elements in the drawings and the like are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements. In addition, when a film is described as "on" another film or semiconductor substrate, the film may be present in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. have.
이하, 본 발명에 따른 셀프 얼라인 컨택이 가능한 이중 게이트 구조를 갖는 반조체 소자의 제조 방법과 그의 게이트 구조체를 첨부한 도면들을 참조하여 다음과 같이 설명한다.Hereinafter, a method of manufacturing a semi-structured device having a double gate structure capable of self-aligned contact and a gate structure thereof according to the present invention will be described as follows.
도 1 내지 도 4는 본 발명의 실시예에 따른 디램 소자와 로직 소자가 융합된 반도체 소자의 제조 방법과 그 게이트 구조체를 설명하기 위해서 개략적으로 도시한 단면도이다.1 to 4 are cross-sectional views schematically illustrating a method of manufacturing a semiconductor device in which a DRAM device and a logic device are fused according to an embodiment of the present invention, and a gate structure thereof.
먼저, 도 1을 참조하면, 기판(100)위에 제1 및 제2게이트 절연막(110, 120)을 순차적으로 형성한 뒤, 제2게이트 절연막(120) 위에 PMOS 트랜지스터 형성을 위해 P-타입 이온을 도핑한다. 이 때, 제1게이트 절연막(110)은 실리콘 산질막이 그리고, 제2게이트 절연막(120)으로는 다결정 폴리 실리콘이 이용된다. 그리고, 다결정 폴리 실리콘으로 형성된 제2게이트 절연막에 PMOS 트랜지스터를 위한 P-타입 이온을 도핑하며, P-타입 도핑에는 보론(B) 이온이 흔히 이용된다. 그리고, 제1게이트 절연막(110)은 질소 함유량이 높은 산질막(NOX:Nitrogen-rich oxynitride 또는 Nitride OXide)막인 것이 바람직하다. 질소 함유량이 높은 NOX막은 실리콘 산화막에 비해 치밀한 막질의 절연물로, 그 위에 형성되는 제2게이트 절연막(120)에 도핑되는 P-타입 이온이 이후에 진행되는 열처리 공정에 의해 NOX막 내부 또는반도체 기판(100)으로 확산되는 것을 막아주는 특성을 나타낸다. 따라서, P-타입 이온이 제1게이트 절연막(110) 및 반도체 기판(100)으로 침투되어 트랜지스터 특성이 열화되는 것을 최대한 억제할 수 있다.First, referring to FIG. 1, first and second gate insulating layers 110 and 120 are sequentially formed on a substrate 100, and then P-type ions are formed on the second gate insulating layer 120 to form a PMOS transistor. Doping In this case, the first gate insulating film 110 is formed of silicon oxyoxide, and the second gate insulating film 120 is made of polycrystalline polysilicon. The second gate insulating layer formed of polycrystalline polysilicon is doped with P-type ions for the PMOS transistor, and boron (B) ions are commonly used for P-type doping. In addition, the first gate insulating layer 110 may be an oxynitride film (NOX: Nitrogen-rich oxynitride or Nitride OXide) film having a high nitrogen content. The NOX film having a high nitrogen content is an insulator having a denser film quality than the silicon oxide film, and is formed inside the NOX film or the semiconductor substrate by a heat treatment process in which P-type ions doped in the second gate insulating film 120 formed thereon are subsequently processed. 100) to prevent the diffusion. Therefore, it is possible to suppress the P-type ions penetrating into the first gate insulating film 110 and the semiconductor substrate 100 to deteriorate transistor characteristics.
계속해서, 도 2는 제2게이트 절연막(120)에 NMOS 트랜지스터 형성을 위해 선택적으로 N-타입 이온을 주입하는 것을 보이는 단면도이다. 도 2에 도시된 바와 같이, PMOS 트랜지스터가 형성될 부분에는 N-타입 이온이 주입되지 않도록 포토 레지스트(PR:Photoresist, 130)를 이용하여 마스킹함으로써, NMOS 트랜지스터가 형성될 부분에만 선택적으로 N-타입 이온 주입을 할 수 있다. 흔히, N-타입 이온 주입에는 인(P) 또는 비소(As) 이온을 이용한다.Subsequently, FIG. 2 is a cross-sectional view illustrating selectively implanting N-type ions into the second gate insulating layer 120 to form an NMOS transistor. As shown in FIG. 2, by masking using a photoresist (PR) 130 so that N-type ions are not implanted in the portion where the PMOS transistor is to be formed, selectively N-type only in the portion where the NMOS transistor is to be formed. Ion implantation is possible. Often, phosphorus (P) or arsenic (As) ions are used for N-type ion implantation.
도 3은 P-타입 및 N-타입 이온 주입된 제2게이트 절연막(120) 상에, 게이트 도전막(170) 및 제3게이트 절연막(160)이 순차적으로 형성된 것을 보이는 단면도이다. 이 때, 제3게이트 절연막(170)에는 다이 클로르 사일렌-텅스텐 실리사이드(DCS-WSix)를 채용한다. DCS-WSix막은 게이트 도전막으로 흔히 이용되는 모노 사일렌-텅스텐 실리사이드(MS-WSix)보다 증착시 하부 막질에 불소(F-) 이온이 적게 포함된다. 이처럼, 불소 이온을 적게 포함하고 있는 게이트 도전막(170)을 P-타입 이온으로 도핑된 제2게이트 절연막(120) 위에 증착함으로써, P-타입 이온으로 이용되는 보론(B) 이온이 불소 이온(F-)에 의해 강화된 확산(F- enhanced diffusion)에 의해서 하부로 즉, 제1게이트 절연막(110) 또는 반도체 기판(110)으로 침투되는 것을 최소화할 수 있다.3 is a cross-sectional view illustrating that the gate conductive film 170 and the third gate insulating film 160 are sequentially formed on the P-type and N-type ion implanted second gate insulating film 120. In this case, the dichlor silylene-tungsten silicide (DCS-WSix) is employed as the third gate insulating layer 170. The DCS-WSix film contains less fluorine (F-) ions in the underlying film during deposition than the mono-styrene-tungsten silicide (MS-WSix) commonly used as the gate conductive film. As such, by depositing the gate conductive film 170 containing less fluorine ions on the second gate insulating film 120 doped with P-type ions, boron (B) ions used as the P-type ions are fluorine ions ( Penetration to the bottom by F-enhanced diffusion (F-), that is, to the first gate insulating layer 110 or the semiconductor substrate 110 can be minimized.
이와 같은 보론 침투 현상은 PMOS 트랜지스터의 드레인 및 소오스의 사이에 원하지 않는 채널을 형성할 수 있다. 따라서, 반도체 기판(110)으로의 보론 침투는 PMOS 트랜지스터의 특성 열화를 야기하게 된다. 한편, MDL 소자의 Lg(gate length)가 축소됨에 따라, PMOS 트랜지스터는 매몰형(buried type)에서 표면형(surface type)으로 발전되고 있다. 따라서, 상기한 바와 같은 보론 침투 현상은 표면형 트랜지스터 구조를 갖는 MDL 소자에 보다 큰 영향을 미치게 된다. 그러나, 본 발명에는 상기한 바와 같이 게이트 도전막(170)에 불소이온(F-)의 함유가 최소화된 DCS-WSix를 증착함으로써 불소 이온(F-)에 의해 보론(B)이 반도체 기판(100)으로 침투되는 것이 억제되며, 따라서 MDL 소자의 특성 개선을 유도할 수 있다.This boron penetration phenomenon can form an unwanted channel between the drain and the source of the PMOS transistor. Therefore, boron penetration into the semiconductor substrate 110 causes deterioration of characteristics of the PMOS transistor. On the other hand, as the gate length (Lg) of the MDL element is reduced, the PMOS transistor is developing from a buried type to a surface type. Therefore, the boron penetration phenomenon as described above has a greater influence on the MDL device having the surface transistor structure. However, in the present invention, as described above, the boron (B) is formed by the fluorine ions (F-) by depositing DCS-WSix in which the content of the fluorine ions (F-) is minimized in the gate conductive film 170. Penetration is suppressed, thus leading to improved characteristics of the MDL element.
그리고, 제3게이트 절연막(160)은 실리콘 질화막(SiN:Silicon Nitride)으로하며, 이를 게이트 도전막(170) 상에 형성함으로써, 이 후 진행되는 셀프 얼라인 콘택 식각 공정시 하부의 게이트 도전막(170) 손상을 방지할 수 있다.The third gate insulating layer 160 is made of silicon nitride (SiN), and is formed on the gate conductive layer 170, so that the lower gate conductive layer may be formed during the self-aligned contact etching process. 170) Damage can be prevented.
이상에서와 같은 절차에 의해, 제1 및 제2게이트 절연막(110, 120), 게이트 도전막(170) 및 제3게이트 절연막(160)이 게이트 스택으로서 순차적으로 형성된다.By the above procedure, the first and second gate insulating layers 110 and 120, the gate conductive layer 170, and the third gate insulating layer 160 are sequentially formed as gate stacks.
도 4는 게이트 형성 후, 셀프 얼라인 컨택 식각 공정을 진행한 후의 단면도를 보이는 도면이다. 도 4에 도시된 바와 같은 셀프 얼라인 콘택 식각이 이루어지기 위해, 먼저, 도 3에 도시된 반도체 기판상에 트랜지스터의 게이트를 패터닝한 후, 게이트(190,200,210)의 주위로 산질화막(150)을 형성하고, 측면에 실리콘 질화막으로 스페이서(spacer,140)를 형성한다. 이처럼, 게이트 주변에 형성된 산질화막(150)과 스페이서(140)에 의해 이후 진행되는 셀프 얼라인 콘택 식각시 게이트(190,200,210)를 보호한다.4 is a cross-sectional view illustrating a self-aligned contact etching process after a gate is formed. In order to achieve self-aligned contact etching as shown in FIG. 4, first, a gate of a transistor is patterned on the semiconductor substrate shown in FIG. 3, and then an oxynitride film 150 is formed around the gates 190, 200, and 210. A spacer 140 is formed on the side surface of the silicon nitride film. As such, the gates 190, 200, and 210 are protected when the self-aligned contact etching is performed by the oxynitride layer 150 and the spacer 140 formed around the gate.
게이트(190~210)의 주위에 스페이서(140)가 형성된 후, 층간 절연막(180)을 형성한다. 층간 절연막(180)은 CMP(Chemical Mechanical Polishing) 등에 의해서 평탄화된 표면을 가질 수 있다. 이와 같은 층간 절연막(180)을 이루는 실리콘 산화물은 트랜지스터의 특성 향상을 위해, 높은 온도의 열공정, 예컨대, 대략 950℃에서의 어닐링을 수반하는 BPSG 형성 공정보다는 저온 CVD에 의해 형성되는 것이 바람직하다. 이처럼, 층간 절연막(180)을 형성한 후, 콘택을 형성하고자 하는 게이트 사이를 노출하면 산화막인 층간 절연막(180)과 질화막인 스페이서(140) 간의 고선택비에 의해 콘택이 형성된다.After the spacer 140 is formed around the gates 190 to 210, the interlayer insulating layer 180 is formed. The interlayer insulating layer 180 may have a planarized surface by chemical mechanical polishing (CMP). In order to improve the characteristics of the transistor, the silicon oxide forming the interlayer insulating layer 180 is preferably formed by low temperature CVD rather than a high temperature thermal process, for example, a BPSG formation process involving annealing at approximately 950 ° C. As such, after the interlayer insulating layer 180 is formed, the contact is formed by the high selectivity between the interlayer insulating layer 180 which is an oxide film and the spacer 140 which is a nitride film, when the gates to which the contact is to be formed are exposed.
이상에서와 같이, 듀얼 게이트 폴리 구조를 갖는 MDL 소자에 셀프 얼라인 콘택 공정을 채용할 경우, 가장 문제가 되는 것은 PMOS 트랜지스터의 형성을 위해 주입되는 보론(B) 이온이 제1게이트 절연막(110) 또는 반도체 기판(100)으로 침투되어 PMOS 트랜지스터의 특성을 열화시킨다는 것이다. 그러나, 본 발명에서는 제1게이트 절연막(110)을 치밀한 막질 특성을 갖는 실리콘 산질막을 이용함으로써 보론 이온의 침투를 방지할 수 있다. 또한, 게이트 도전막으로 불소 이온(F-)을 적게 포함하고 있는 DCS-WSix막을 이용함으로써, 불소 이온(F-)의 확산 이동을 최소화한다. 따라서, 불소 이온(F-)의 확산 이동에 따른 보론 침투 현상을 최소화할 수 있다.As described above, when the self-aligned contact process is employed in the MDL device having the dual gate poly structure, the most problematic problem is that the boron (B) ions implanted to form the PMOS transistor are first gate insulating film 110. Alternatively, it penetrates into the semiconductor substrate 100 and degrades the characteristics of the PMOS transistor. However, in the present invention, penetration of boron ions can be prevented by using the silicon oxynitride film having the dense film quality characteristic of the first gate insulating film 110. In addition, by using a DCS-WSix film containing less fluorine ions (F-) as the gate conductive film, diffusion movement of the fluorine ions (F-) is minimized. Therefore, boron penetration due to diffusion movement of fluorine ions (F−) can be minimized.
결국, MDL 소자의 동작 성능을 향상시키기 위해 이중 게이트 구조를 가지면서 셀프 얼라인 콘택 공정을 적용한 MDL 소자의 제작이 가능해진다.As a result, it is possible to fabricate an MDL device having a double gate structure and applying a self-aligned contact process to improve the operation performance of the MDL device.
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been disclosed in the drawings and specification above. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not used to limit the scope of the present invention as defined in the meaning or claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상술한 바와 같이, 본 발명에 따른 셀프 얼라인 컨택이 가능한 이중 게이트 구조의 반도체 소자 제조 방법과 그 게이트 구조체에 따르면 치밀한 막질의 게이트절연막과 불소 함유가 적은 DCS-Wsix막을 이용하여 게이트를 형성함으로써, 보론(B)이 반도체 기판으로 침투되는 것을 최소화 할 수 있다. 따라서, 보론 침투에 의해 PMOS 트랜지스터의 특성이 열화되는 것을 방지할 수 있다.As described above, according to the method of manufacturing a semiconductor device having a double gate structure capable of self-aligned contact according to the present invention, and a gate structure thereof, the gate is formed by using a dense gate insulating film and a DCS-Wsix film containing less fluorine, The boron (B) can be minimized to penetrate the semiconductor substrate. Therefore, it is possible to prevent deterioration of characteristics of the PMOS transistor due to boron penetration.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000072130A KR100618807B1 (en) | 2000-11-30 | 2000-11-30 | Method for manufacturing a semiconductor device having dual gate poly structure available self-aligned contact and gate layers structure thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000072130A KR100618807B1 (en) | 2000-11-30 | 2000-11-30 | Method for manufacturing a semiconductor device having dual gate poly structure available self-aligned contact and gate layers structure thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020042308A true KR20020042308A (en) | 2002-06-05 |
| KR100618807B1 KR100618807B1 (en) | 2006-08-31 |
Family
ID=27678788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000072130A KR100618807B1 (en) | 2000-11-30 | 2000-11-30 | Method for manufacturing a semiconductor device having dual gate poly structure available self-aligned contact and gate layers structure thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100618807B1 (en) |
-
2000
- 2000-11-30 KR KR1020000072130A patent/KR100618807B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100618807B1 (en) | 2006-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6548357B2 (en) | Modified gate processing for optimized definition of array and logic devices on same chip | |
| US6281064B1 (en) | Method for providing dual work function doping and protective insulating cap | |
| US8963227B2 (en) | Semiconductor devices having a diffusion barrier layer and methods of manufacturing the same | |
| US6174775B1 (en) | Method for making a dual gate structure for CMOS device | |
| KR19980064586A (en) | Semiconductor device and manufacturing method thereof | |
| KR20020011133A (en) | Self-aligned source and drain extensions fabricated in a damascene contact and gate process | |
| US7417283B2 (en) | CMOS device with dual polycide gates and method of manufacturing the same | |
| US20030216004A1 (en) | Method for manufacturing semiconductor device having increased effective channel length | |
| GB2315159A (en) | Semiconductor device | |
| KR100444306B1 (en) | Manufacturing method for semiconductor device | |
| KR100522475B1 (en) | Maskless process for self-aligned contacts | |
| US6333249B2 (en) | Method for fabricating a semiconductor device | |
| JP5628471B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| KR100618807B1 (en) | Method for manufacturing a semiconductor device having dual gate poly structure available self-aligned contact and gate layers structure thereof | |
| KR20050002076A (en) | Method for fabrication of semiconductor device | |
| KR20020027772A (en) | Method for fabricating dual gate type MOS transistor | |
| KR20010066327A (en) | A method for fabricating dual gate electrode | |
| KR100982959B1 (en) | Method for manufacturing a semiconductor device | |
| KR100311177B1 (en) | A method of fabricating semiconductor device | |
| KR100250688B1 (en) | Manufacturing method of a self-aligned connection pad | |
| KR20010066338A (en) | A method for forming a transistor of a semiconductor device | |
| KR20060099214A (en) | Cmos transistor of semiconductor device and method for forming the same | |
| KR20010011651A (en) | A method of forming a contact in semiconductor device | |
| JPH08139313A (en) | Manufacture of mis-fet | |
| KR20020041191A (en) | Device and method for semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090814 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |