KR20020036240A - 승압기능을 가지는 에너지 회수회로 및 그 구동방법 - Google Patents

승압기능을 가지는 에너지 회수회로 및 그 구동방법 Download PDF

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Abstract

본 발명은 필요한 소자의 수를 최소화하고 패널로부터 회수된 에너지를 승압시켜 패널로 신속하게 재투입하도록 한 승압기능을 가지는 에너지 회수회로 및 그 구동방법에 관한 것이다.
이 승압기능을 가지는 에너지 회수회로는 전극들 사이에 정전용량값을 가지는 셀들이 형성되는 패널과, 패널로부터 회수된 에너지를 승압하여 패널에 공급하기 위한 승압회로와, 패널과 승압회로 사이의 전류패스를 절환하기 위한 스위치소자를 구비한다.

Description

승압기능을 가지는 에너지 회수회로 및 그 구동방법{Energy Recovering Circuit With Boosting Voltage-Up and It's Driving Method}
본 발명은 플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)의 에너지 회수장치에 관한 것으로, 특히 필요한 소자의 수를 최소화하고 패널로부터 회수된 에너지를 승압시켜 패널로 신속하게 재투입하도록 한 승압기능을 가지는 에너지 회수회로 및 그 구동방법에 관한 것이다.
PDP는 소비전력이 큰 것이 단점으로 지적되고 있다. 이러한 소비전력을 줄이기 위해서는 발광효율을 높임과 아울러 방전에 직접 관련이 없이 구동과정에서 발생되는 불필요한 에너지 소모를 최소화하여야 한다. 이를 상세히 하면, 교류형 PDP는 전극을 유전체로 도포하여 유전체 표면에서 일어나는 표면 방전을 이용하고 있다. 수 만개의 셀을 유지방전시키기 위하여 구동펄스는 수백 [V] 정도의 높은 전압을 가지며, 그 주파수는 수백 [KHz] 이상이다. 이러한 구동펄스가 셀 내에 인가되면 높은 정전용량의 충/방전이 일어나게 된다. 패널의 용량성 부하만으로는 에너지 소모가 없지만, 직류전원을 이용하여 구동펄스를 발생하면 많은 에너지 손실이 발생된다. 특히, 방전시 셀 내에서 과도한 전류가 흐르게 되면 에너지 손실이 커지게 된다. 이 에너지 손실은 스위칭소자들의 온도상승을 초래하게 되고, 최악의 경우에는 스위칭소자를 파괴시킬 수도 있다. 이렇게 패널 내에서 불필요하게발생되는 에너지를 회수하기 위하여, PDP의 구동회로는 에너지 회수회로를 포함하게 된다.
도 1을 참조하면, 'Weber(USP-5081400)'에 의해 제안된 에너지 회수회로는 인덕터(L)와 외부 캐패시터(Css) 사이에 병렬 접속된 제1 및 제2 스위치(Sw1,Sw2)와, 패널 캐패시터(Cp)에 서스테인 전압(Vs)을 공급하기 위한 제3 스위치(Sw3)와, 패널 캐패시터(Cp)에 기저전압(GND)을 공급하기 위한 제4 스위치(Sw4)를 구비한다. 제1 및 제2 스위치(Sw1,Sw2) 사이에는 역전류를 제한하기 위한 제1 및 제2 다이오드(D1,D2)가 직렬로 접속된다. 패널 캐패시터(Cp)는 패널의 정전용량값을 나타내며, 도면부호 Re 및 R_Cp는 패널에 형성된 전극과 셀의 기생저항이다. 스위치들(Sw1,Sw2,Sw3,Sw4)은 반도체 스위치 소자 예를 들면, MOS FET 소자로 구현된다.
외부 캐패시터(Cp)에 Vs/2 만큼의 전압이 충전된 것으로 가정하여 도 1에 도시된 에너지 회수회로의 동작을 도 2를 결부하여 설명하면 다음과 같다. 도 2에서 Vcp와 Icp는 각각 패널 캐패시터(Cp)의 충/방전 전압과 전류를 나타낸다. t1 기간에 제1 스위치(Sw1)가 턴-온(Turn-on)된다. 그러면 외부 캐패시터(Css)에 저장된 전압은 제1 스위치(Sw1)와 제1 다이오드(D1)를 경유하여 인덕터(L)에 공급된다. 그리고 인덕터(L)는 패널 캐패시터(Cp)와 함께 직렬 LC 공진회로를 구성하게 되므로 패널 캐패시터(Cp)는 공진파형에 의해 충전되기 시작한다. t2 시점에서, 제1 스위치(Sw1)는 턴-오프(Turn-off)되고 제3 스위치(Sw3)는 턴-온된다. 그러면 서스테인 전압(Vs)이 제3 스위치(Sw3)를 경유하여 패널 캐패시터(Cp)에 공급된다. 이렇게 패널 캐패시터(Cp)의 전압은 t3 시점까지 서스테인전위를 유지한다. t3 시점에서, 제3 스위치(Sw3)는 턴-오프되고 제2 스위치(Sw2)는 턴-온된다. 그러면 패널 캐패시터(Cp)의 전압이 인덕터(L), 제2 다이오드 및 제2 스위치(Sw2)를 경유하여 외부 캐패시터(Css)에 회수된다. t4 시점에서, 제2 스위치(Sw2)는 턴-오프되고, 제4 스위치(Sw4)는 턴-온되어 기저전압(GND)을 유지한다.
이와 같이, 종래의 에너지 회수회로는 회수, 충전 및 유지단계로 동작하기 위하여 최소한 4 개의 반도체 스위치 소자(Sw1 내지 Sw4)와 인덕터(L) 및 회수용 외부 캐패시터(Css)가 필요하게 된다.
도 3에는 회수와 충전이 분리된 패스로 동작하는 에너지 회수회로가 도시되어 있다.
도 3을 참조하면, 'Fujitsu(일본 특허출원 평8-138993)'사에 의해 제안된 에너지 회수회로는 외부 캐패시터(Css)에 병렬 접속된 제1 및 제2 스위치(Sw1,Sw2)와, 제1 스위치(Sw1)와 패널 캐패시터(Cp) 사이에 직렬 접속된 제1 인덕터(L1) 및 제2 다이오드(D2)와, 제2 스위치(Sw1)와 패널 캐패시터(Cp) 사이에 직렬 접속된 제2 인덕터(L2) 및 제1 다이오드(D1)와, 패널 캐패시터(Cp)에 서스테인전압(Vs)을 공급하기 위한 제3 스위치(Sw3)와, 패널 캐패시터(Cp)에 기저전압(GND)을 공급하기 위한 제4 스위치(Sw4)를 구비한다. 제1 및 제3 노드(n1,n3)와 서스테인전압원(Vs) 사이에는 각각 제3 다이오드(D3)와 제6 다이오드(D6)가 접속되며, 제2 노드(n2)와 기저전압원(GND) 사이에는 제4 다이오드(D4)가 접속된다. 또한, 제4 노드(n4)와 서스테인전압원(Vs) 사이에는 제7 다이오드(D7)가 접속되며, 제6 노드(n6)와 기저전압원(GND) 사이에는 제10 다이오드(D10)가 접속된다. 제2 및 제3 노드(n2,n3) 사이와 제5 및 제6 노드(n5,n6) 사이에는 역전류를 제한하기 위한 제5 및 제9 다이오드(D5,D9)가 접속된다. 스위치들(Sw1 내지 Sw4)은 반도체 스위치 소자 예를 들면, MOS FET 소자로 구현된다. 제1 및 제2 인덕터(L1,L2)의 인덕턴스값은 패널 캐패시터의 충전기간과 회수기간에서 에너지 회수효율이 최대로 되도록 다르게 설정된다.
도 3과 같은 에너지 회수회로에서 패널 캐패시터(Cp)는 외부 캐패시터(Css)에 저장된 전압과 LC 직렬공진회로를 이용하여 충전된다. 충전시 공진전압은 제1 스위치(Sw1), 제9 다이오드(D9), 제1 인덕터(L1) 및 제2 다이오드(D2)를 경유하여 패널 캐패시터(Cp)에 공급된다. 유지단계에는 제3 스위치(Sw3)가 턴-온되면서 서스테인전압(Vs)이 패널 캐패시터(Cp)에 공급된다. 이어서, 회수단계에는 제2 스위치(Sw2)가 턴-온되며, 패널 캐패시터(Cp)에 충전된 전압이 제1 다이오드(D1), 제2 인덕터(L2), 제5 다이오드(D5) 및 제2 스위치(Sw2)를 경유하여 외부 캐패시터(Css)에 회수된다. 제4 스위치(Sw4)는 패널 캐패시터(Cp)의 전압이 외부 캐패시터(Css)에 의해 회수된 후에 턴-온되어 패널 캐패시터(Cp)의 전압을 기저전위로 유지시킨다.
도 3에 도시된 에너지 회수회로는 도 1에 도시된 그것과 마찬가지로, 회수, 충전 및 유지단계로 동작하기 위하여 최소한 4 개의 반도체 스위치 소자(Sw1 내지 Sw4), 2 개의 인덕터(L1,L2) 및 회수용 외부 캐패시터(Css)가 필요하다. 이러한 에너지 회수회로는 에너지 충전시와 회수시 발생하는 전류패스 상에 항상 두 개 이상의 반도체 스위치 소자가 존재하게 되므로 이에 상응하는 많은 전류도통손실이 발생하게 된다.
따라서, 본 발명의 목적은 필요한 스위치소자의 수를 줄이도록 한 에너지 회수회로 및 그 구동방법을 제공함에 있다.
본 발명의 또 다른 목적은 패널 캐패시터의 충전시간을 줄이도록 한 에너지 회수회로 및 그 구동방법을 제공함에 있다.
도 1은 종래의 에너지 회수회로를 나타내는 회로도.
도 2는 도 1에 도시된 에너지 회수회로의 구동파형도.
도 3은 종래의 다른 에너지 회수회로를 나타내는 회로도.
도 4는 본 발명의 제1 실시예에 따른 에너지 회수회로를 나타내는 회로도.
도 5는 도 4에 도시된 에너지 회수회로의 구동파형도.
도 6은 승압 준비기간에서 도 4에 도시된 에너지 회수회로의 등가 회로도.
도 7은 패널 승압 및 충전기간에서 도 4에 도시된 에너지 회수회로의 등가 회로도.
도 8은 패널의 방전 에너지를 회수하는 기간에서 도 4에 도시된 에너지 회수회로의 등가 회로도.
도 9는 본 발명의 제2 실시예에 따른 에너지 회수회로를 나타내는 회로도.
도 10은 도 9에 도시된 제4 스위치의 동작을 나타내는 파형도.
도 11은 본 발명의 제3 실시예에 따른 에너지 회수회로를 나타내는 회로도.
도 12는 도 11에 도시된 제4 스위치의 동작을 나타내는 파형도.
도 13은 도 11에 도시된 에너지 회수회로의 구동파형도.
상기 목적들을 달성하기 위하여, 본 발명에 따른 승압기능을 가지는 에너지 회수회로는 전극들 사이에 정전용량값을 가지는 셀들이 형성되는 패널과, 패널로부터 회수된 에너지를 승압하여 패널에 공급하기 위한 승압회로와, 패널과 승압회로 사이의 전류패스를 절환하기 위한 스위치소자를 구비한다.
본 발명에 따른 승압기능을 가지는 에너지 회수회로의 구동방법은 패널로부터 에너지를 회수하는 단계와, 회수된 에너지를 승압하는 단계와, 승압된 에너지를 상기 패널에 공급하는 단계를 포함한다.
상기 목적들 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 4 내지 도 12를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 4를 참조하면, 본 발명의 제1 실시예에 따른 에너지 회수회로는 폐루프를 형성하도록 접속된 외부 캐패시터(Css), 인덕터(L) 및 제1 스위치(Sw1)와, 제2 노드(n2)를 경유하여 패널 캐패시터(Cp)에 접속된 제2 스위치(Sw2)와, 제2 노드(n2)와 서스테인 전압원(Vs) 사이에 접속되는 제3 스위치(Sw3)를 구비한다. 패널 캐패시터(Cp)는 패널의 정전용량값을 나타내며, 도면부호 Re 및 R_Cp는 패널에 형성된 전극과 셀의 기생저항이다. 스위치들(Sw1,Sw2,Sw3)은 반도체 스위치 소자 예를 들면, MOS FET 소자로 구현된다. 제1 스위치(Sw1)는 외부 캐패시터(Css)에 저장된 전압을 인덕터(L)를 통하여 승압하고 승압된 전압을 제2 스위치(Sw2)에 공급하는 역할을 한다. 제2 스위치(Sw2)는 제1 노드(n1)로부터의 승압 전압을 패널 캐패시터(Cp)에 공급함과 아울러, 패널 캐패시터(Cp)로부터 회수되는 전압을 인덕터(L)와 외부 캐패시터(Cp)에 공급하게 된다. 제3 스위치(Sw3)는 패널 캐패시터(Cp)의 전압을 서스테인 전압레벨로 유지하기 위하여 패널 캐패시터(Cp)에 서스테인전압(Vs)을 공급하는 역할을 한다.
도 4에 도시된 에너지 회수회로의 동작을 도 5를 결부하여 설명하면 다음과 같다. t0에서 t1 까지의 승압 준비기간에 제2 스위치(Sw2)는 턴-오프되고 제1 스위치(Sw1)는 턴-온된다. 이 기간 동안, 외부 캐패시터(Css)의 전압에 의해 인덕터(L)는 전류를 충전한다. 이 때 도 4에 도시된 에너지 회수회로는 도 6과 같이 나타낼 수 있다. 도 6에서 알 수 있는 바, 인덕터(L)의 양단간 전압은 외부 캐패시터(Css)의 전압(Vcss)과 동일하다.
이렇게 외부 캐패시터(Css)와 인덕터(L)에 충전된 에너지는 제1 스위치(Sw1)가 턴-오프되고 제2 스위치(Sw2)의 바디 다이오드가 턴-온되는 t1 시점에 패널 캐패시터(Cp)로 공급되기 시작한다. 패널 충전시 충전 전류패스 상에는 제2 스위치(Sw2)의 바디 다이오드와 인덕터(L) 만이 존재한다. 이와 대비할 때, 도 1에 도시된 에너지 회수회로는 패널 방전시 충전 전류패스 상에는 제1 스위치(Sw1), 제1 다이오드(D1) 및 인덕터(L)가 존재하며, 도 3에 도시된 에너지 회수회로의 충전 전류패스 상에는 제1 스위치(Sw1), 제9 다이오드(D9), 제1 인덕터(L2), 제2 다이오드(D2)가 존재한다. t1 시점에서, 도 4에 도시된 에너지 회수회로는 도 7과 같이 나타낼 수 있다. 이 때, 인덕터(L)에 충전된 전류는 최대가 된다. 또한, 인덕터(L)에 흐르는 전류의 크기가 급격하게 변하므로 인덕터(L)에는 역전압이 유기된다. 결국, 외부 캐패시터(Css)에 충전된 전압과 인덕터(L)에 유기된 전압이 승압되어 패널 캐패시터(Cp)에 공급된다. 이렇게 패널 캐패시터(Cp)에 공급되는 전압이 승압되므로 패널 캐패시터(Cp)에 충전되는 전압의 라이징 타임이 빨라지게 된다.
t2 시점에서, 제3 스위치(Sw3)는 턴-온되고 제2 스위치(Sw2)의 바디 다이오드는 턴-오프된다. 그러면 제3 스위치(Sw3)를 경유하여 서스테인전압(Vs)이 패널 캐패시터(Cp)에 공급되어 패널 캐패시터(Cp)의 전압레벨을 서스테인전압레벨로 유지시킨다. 이 서스테인전압레벨에서 패널의 셀 내에 형성된 전극들에는 방전이 일어나게 된다.
t3 시점에서, 제3 스위치(Sw3)는 턴-오프되고 제2 스위치(Sw2)가 턴-온된다.이 때, 도 4에 도시된 에너지 회수회로는 도 8과 같이 나타낼 수 있다. 그러면 패널 캐패시터(Cp)로부터 발생된 방전전류는 제2 스위치(Sw2)와 인덕터(L)를 경유하여 외부 캐패시터(Css)에 저장된다. 에너지 회수시 전류패스 상에는 제2 스위치(Sw2)와 인덕터(L)만이 존재한다. 여기서, 인덕터(L)는 패널 캐패시터(Cp)로부터의 교류전압을 직류로 평활하는 필터 역할을 한다. 이와 대비할 때, 도 1에 도시된 에너지 회수회로는 에너지 회수시 전류패스 상에는 인덕터(L), 제2 다이오드(D2) 및 제2 스위치(Sw2)가 존재한다. 또한, 도 3에 도시된 에너지 회수회로는 에너지 회수시 전류패스 상에는 제1 다이오드(D1), 제2 인덕터(L2), 제5 다이오드(D5) 및 제2 스위치(Sw2)가 존재한다. 외부 캐패시터(Css)에 충전되는 전압은 t3 시점부터 t4 시점까지 즉, 제2 스위치(Sw2)의 온타임(On-time)을 조정함으로써 변화시킬 수 있다.
도 4에 도시된 에너지 회수회로는 충전패스와 방전패스 상에 하나의 반도체 스위치소자만 존재하게 되므로 도 1과 도 3에 각각 도시된 에너지 회수회로에 비하여 그 만큼 스위치소자의 도통손실을 줄일 수 있다. 또한, 스위치소자들(Sw1,Sw2)는 바디 다이오드가 턴-온된 상태에서 턴-온되므로 영전압 스위칭하게 된다. 따라서, 도 4에 도시된 에너지 회수회로는 스위치 소자의 양단 전압과 스위치 소자에 흐르는 전류의 중첩(Overlap)으로 인하여 발생되는 스위칭 손실을 최소화할 수 있다.
도 9는 본 발명의 제2 실시예에 따른 에너지 회수회로를 나타낸다.
도 9를 참조하면, 본 발명의 제2 실시예에 따른 에너지 회수회로는 폐루프를형성하도록 접속된 외부 캐패시터(Css), 인덕터(L), 제1 스위치(Sw1) 및 제4 스위치(Sw4)와, 제1 노드(n1)를 경유하여 제1 및 제4 스위치(Sw1,Sw4)에 공통으로 접속됨과 아울러 제2 노드(n2)를 경유하여 패널 캐패시터(Cp)에 접속된 제2 스위치(Sw2)와, 제2 노드(n2)와 서스테인 전압원(Vs) 사이에 접속되는 제3 스위치(Sw3)를 구비한다. 스위치들(Sw1,Sw2,Sw3,Sw4)은 반도체 스위치 소자 예를 들면, MOS FET 소자로 구현된다. 제1 스위치(Sw1)는 외부 캐패시터(Css)에 저장된 전압을 인덕터(L)를 통하여 승압하고 승압된 전압을 제2 스위치(Sw2)에 공급하는 역할을 한다. 제2 및 제4 스위치(Sw2,Sw4)는 제1 노드(n1)로부터의 승압 전압을 패널 캐패시터(Cp)에 공급하고 패널 캐패시터(Cp)로부터 회수되는 전압을 인덕터(L)와 외부 캐패시터(Cp)에 충전하게 한다. 제3 스위치(Sw3)는 패널 캐패시터(Cp)의 전압을 서스테인 전압레벨로 유지하기 위하여 서스테인전압(Vs)을 공급하는 역할을 한다. 제4 스위치(Sw4)는 패널 캐패시터(Cp)의 전압레벨이 기저전위(GND)로 유지하여야 하는, 예를 들면 도 10에서 서스테인 기간 A,B 사이의 셋업기간 또는 리셋기간에 오프되며, 그 이외의 기간에는 온 상태를 유지함으로써 에너지 회수와 충전시에 전류패스를 제공한다.
도 9에 도시된 에너지 회수회로의 동작을 도 5를 결부하여 설명하면 다음과 같다. t0에서 t1 까지의 승압 준비기간에 제2 스위치(Sw2)는 턴-오프되고 제1 스위치(Sw1)는 턴-온된다. 이 기간에 외부 캐패시터(Css)에 충전된 전압에 의해 인덕터(L)는 전류를 충전한다. 이렇게 외부 캐패시터(Css)와 인덕터(L)에 충전된 에너지는 제1 스위치(Sw1)가 턴-오프되고 제2 스위치(Sw2)의 바디 다이오드가 턴-온되는 t1 시점에 역전압으로 승압된다. 이 승압 전압은 패널 캐패시터(Cp)를 빠르게 충전시키게 된다. 패널 충전시 충전 전류패스 상에는 제4 스위치(Sw4)와 제2 스위치(Sw2)의 바디 다이오드만이 존재한다. t2 시점에서 제3 스위치(Sw3)는 턴-온되고 제2 스위치(Sw2)의 바디 다이오드는 턴-오프된다. 그러면 제3 스위치(Sw3)를 경유하여 서스테인전압(Vs)이 패널 캐패시터(Cp)에 공급되어 패널 캐패시터(Cp)의 전압레벨을 서스테인전압레벨로 유지시킨다. t3 시점에서, 제3 스위치(Sw3)는 턴-오프되고 제2 스위치(Sw2)가 턴-온된다. 그러면 패널 캐패시터(Cp)로부터 회수되는 전압은 제2 스위치(Sw2), 제4 스위치(Sw4) 및 인덕터(L)를 경유하여 외부 캐패시터(Cp)에 저장된다. 에너지 회수시 전류패스 상에는 제2 스위치(Sw2), 제4 스위치(Sw4) 및 인덕터(L)가 존재한다. 이렇게 패널 캐패시터(Cp)의 전압이 회수된 후, 패널 캐패시터(Cp)가 기저전위(GND)를 유지할 때 제4 스위치(Sw4)는 턴-오프된다.
도 11은 본 발명의 제3 실시예에 따른 에너지 회수회로를 나타낸다.
도 11을 참조하면, 본 발명의 제3 실시예에 따른 에너지 회수회로는 폐루프를 형성하도록 접속된 외부 캐패시터(Css), 인덕터(L) 및 제1 스위치(Sw1)와, 제1 노드(n1)를 경유하여 인덕터(L)와 제1 스위치(Sw1)에 공통으로 접속됨과 아울러 제2 노드(n2)를 경유하여 패널 캐패시터(Cp)에 접속된 브릿지 회로(10)와, 제2 노드(n2)와 서스테인 전압원(Vs) 사이에 접속되는 제3 스위치(Sw3)와, 제2 노드(n2)와 기저전압원(GND) 사이에 접속된 제4 스위치(Sw4)를 구비한다. 브릿지 회로(10)는 제1 노드(n1)와 제2 노드(n2) 사이에 브릿지 형태로 접속된다이오드들(Dc1,Dc2,Dr1,Dr2)과, 이 다이오드들(Dc1,Dc2,Dr1,Dr2)에 접속된 제2 스위치(Sw2)로 구성된다. 이 브릿지 회로(10)는 패널의 충/방전시 전류패스를 제어하는 역할을 한다. 스위치들(Sw1 내지 Sw4)은 반도체 스위치 소자 예를 들면, MOS FET 소자로 구현된다. 제1 스위치(Sw1)는 외부 캐패시터(Css)에 저장된 전압을 인덕터(L)를 통하여 승압하고 승압된 전압을 제2 스위치(Sw2)에 공급하는 역할을 한다. 제2 스위치(Sw2)는 제1 노드(n1)로부터의 승압 전압을 패널 캐패시터(Cp)에 공급함과 아울러, 패널 캐패시터(Cp)로부터 회수되는 전압을 인덕터(L)와 외부 캐패시터(Cp)에 공급하게 된다. 제3 스위치(Sw3)는 패널 캐패시터(Cp)의 전압을 서스테인 전압레벨로 유지하기 위하여 서스테인전압(Vs)을 공급하는 역할을 한다. 제4 스위치(Sw4)는 도 12와 같이 패널 캐패시터(Cp)의 전압레벨이 기저전위(GND)를 유지할 때만 턴-온되어 제2 노드(n2) 상의 전압을 기저전위로 유지시킨다.
도 11에 도시된 에너지 회수회로의 동작을 도 13을 결부하여 설명하면 다음과 같다. t0에서 t1 까지의 승압 준비기간에 제2 스위치(Sw2)는 턴-오프되고 제1 스위치(Sw1)는 턴-온된다. 이 기간에 외부 캐패시터(Css)에 충전된 전압에 의해 인덕터(L)는 전류를 충전한다. 이렇게 외부 캐패시터(Css)와 인덕터(L)에 충전된 에너지는 제1 스위치(Sw1)가 턴-오프되고 제2 스위치(Sw2)가 턴-온되는 t1 시점에 역전압으로 승압된다. 이 승압 전압은 패널 캐패시터(Cp)를 빠르게 충전시키게 되며, 두 개의 다이오드들(Dc1,Dc2)과 제2 스위치(Sw2)를 경유하여 패널 캐패시터(Cp)에 충전된다. t2 시점에서 제2 스위치(Sw2)는 턴-오프되고 제3 스위치(Sw3)는 턴-온된다. 그러면 제3 스위치(Sw3)를 경유하여 서스테인전압(Vs)이 패널 캐패시터(Cp)에 공급되어 패널 캐패시터(Cp)의 전압레벨을 서스테인전압레벨로 유지시킨다. t3 시점에서, 제3 스위치(Sw3)는 턴-오프되고 제2 스위치(Sw2)가 턴-온된다. 그러면 패널 캐패시터(Cp)로부터 회수된 전압은 두 개의 다이오드들(Dr1,Dr2), 제2 스위치(Sw2) 및 인덕터(L)를 경유하여 외부 캐패시터(Cp)에 저장된다. 이렇게 패널 캐패시터(Cp)의 전압이 회수된 후, 패널 캐패시터(Cp)가 기저전위(GND)를 유지하여야 하는 기간 예를 들면, 도 12에서 리셋 또는 셋업기간에 제4 스위치(Sw4)는 턴-온되므로 제2 노드(n2) 상의 전압을 기저전위(GND)로 유지시킨다.
상술한 바와 같이, 본 발명에 따른 승압기능을 가지는 에너지 회수회로 및 그 구동방법은 패널의 에너지 회수패스와 충전패스 상에 하나 또는 두 개의 스위치소자를 설치하고 인덕터와 외부 캐패시터를 포함한 폐루프에서 회수된 전압을 이용하여 인덕터의 역전압에 의해 승압된 전압을 패널 캐패시터에 공급한다. 따라서, 본 발명에 따른 승압기능을 가지는 에너지 회수회로 및 그 구동방법은 필요한 스위치소자의 수를 줄이게 되며, 종래의 에너지 회수회로에 비하여 스위치소자가 줄어드는 만큼 스위칭 손실 에너지를 줄일 수 있게 된다. 또한, 본 발명에 따른 승압기능을 가지는 에너지 회수회로 및 그 구동방법은 회수된 전압 이상으로 승압된 전압을 이용하여 패널 캐패시터를 충전함으로써 종래의 에너지 회수회로에 비하여 패널 캐패시터의 충전시간을 더 짧게 할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (12)

  1. 전극들 사이에 정전용량값을 가지는 셀들이 형성되는 패널과,
    상기 패널로부터 회수된 에너지를 승압하여 상기 패널에 공급하기 위한 승압회로와,
    상기 패널과 승압회로 사이의 전류패스를 절환하기 위한 스위치소자를 구비하는 것을 특징으로 하는 승압기능을 가지는 에너지 회수회로.
  2. 제 1 항에 있어서,
    상기 승압회로는 폐루프를 형성하도록 접속된 인덕터, 외부 캐패시터 및 제2 스위치소자를 구비하여 상기 제2 스위치소자의 절환에 의해 발생하는 상기 인덕터 양단의 역전압을 이용하여 상기 패널로부터 회수된 전압을 승압하는 것을 특징으로 하는 승압기능을 가지는 에너지 회수회로.
  3. 제 2 항에 있어서,
    상기 제2 스위치소자는 상기 패널로부터 회수된 에너지를 승압하는 기간에 오프 상태를 유지하고 승압된 전압을 상기 패널에 공급할 때 턴-온되는 것을 특징으로 하는 승압기능을 가지는 에너지 회수회로.
  4. 제 1 항에 있어서,
    상기 스위치소자는 상기 승압회로와 상기 패널 사이에 접속되어 상기 승압회로에 의해 승압된 전압을 상기 패널에 공급함과 아울러 상기 패널로부터 회수되는 전압을 상기 승압회로에 공급하는 것을 특징으로 하는 멀티스텝형 에너지 회수회로.
  5. 제 1 항에 있어서,
    서스테인 전압을 발생하는 외부 서스테인 전압원과,
    상기 서스테인 전압을 상기 패널에 공급하기 위한 스위치소자를 추가로 구비하는 것을 특징으로 하는 승압기능을 가지는 에너지 회수회로.
  6. 제 1 항에 있어서,
    상기 스위치소자는 상기 패널의 충전시 전류패스를 일측 방향으로 유지함과 아울러 상기 패널의 방전시 전류패스를 타측방향으로 유지하기 위한 전류패스 제어소자를 추가로 구비하는 것을 특징으로 하는 승압기능을 가지는 에너지 회수회로.
  7. 제 6 항에 있어서,
    상기 전류패스 제어소자는 다수의 다이오드를 포함하는 것을 특징으로 하는 멀티스텝형 에너지 회수회로.
  8. 제 2 항에 있어서,
    상기 인덕터와 제2 스위치소자 사이에 설치되어 상기 패널의 전압이 기저전위로 유지하는 동안 오프 상태를 유지하고 그 이외의 기간에는 턴-온 상태를 유지하는 제3 스위치소자를 추가로 구비하는 것을 특징으로 하는 승압기능을 가지는 에너지 회수회로.
  9. 제 1 항에 있어서,
    상기 스위치소자는 바디다이오드가 내장된 트랜지스터인 것을 특징으로 하는승압기능을 가지는 에너지 회수회로.
  10. 제 1 항에 있어서,
    상기 패널과 기저전압 사이에 설치되어 상기 패널에 기저전압을 공급하기 위한 제4 스위치소자를 구비하는 것을 특징으로 하는승압기능을 가지는 에너지 회수회로.
  11. 전극들 사이에 정전용량값을 가지는 셀들이 형성되는 패널의 에너지를 회수하고 회수된 에너지를 이용하여 상기 패널을 재충전하는 방법에 있어서,
    상기 패널로부터 에너지를 회수하는 단계와,
    상기 회수된 에너지를 승압하는 단계와,
    상기 승압된 에너지를 상기 패널에 공급하는 단계를 포함하는 것을 특징으로 하는 승압기능을 가지는 에너지 회수회로의 구동방법.
  12. 제 11 항에 있어서,
    상기 에너지를 승압하는 단계는 인덕터, 외부 캐패시터 및 스위치소자를 포함한 폐루프에서 상기 회수된 에너지를 저장하는 단계와,
    상기 스위치소자를 턴-오프시킴으로써 상기 인덕터 양단에 발생된 역전압을 이용하여 상기 회수된 전압을 승압하는 단계를 포함하는 것을 특징으로 하는 승압기능을 가지는 에너지 회수회로의 구동방법.
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