KR100456141B1 - 에너지 회수회로 - Google Patents

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Abstract

본 발명은 소비전력을 낮춤과 아울러 구동 파형을 안정화시키도록 한 에너지 회수회로에 관한 것이다.
본 발명에 따른 에너지 회수회로는 패널로부터 전압을 회수하는 회수용 캐패시터와, 회수용 캐패시터에 전압을 공급하기 위한 전압원과, 회수용 캐패시터와 전압원 사이에 접속된 전원 스위치소자와,제1 인덕터를 포함하며 상기 회수용 캐패시터 및 상기 전원 스위치소자 사이의 제1 노드와 상기 패널 사이에 형성된 방전패스와, 제2 인덕터를 포함하며 상기 방전패스와 분리되도록 상기 제1 노드와 상기 패널 사이에 형성된 충전패스와, 상기 회수용 캐패시터 및 상기 전원 스위치 소자 사이의 노드에 접속되어 충전된 전압을 이용하여 상기 전압원의 전압보다 높은 전압으로 상기 패널을 충전시키기 위한 배압 캐패시터를 구비를 구비한다.

Description

에너지 회수회로{ENERGY RECOVERING CIRCUIT}
본 발명은 소비전력을 낮춤과 아울러 구동 파형을 안정화시키도록 한 에너지 회수회로에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 한다)은 가스방전을 이용한 화상 표시장치로서 대화면에 유리하고, 최근의 회로기술과 패널구조 개선에 힘입어 영상 품질이 향상되고 있다.
PDP는 크게 전극을 유전체로 덮고 그 유전체에 축적된 벽전하를 이용하여 방전을 일으키는 교류형과 종방향으로 대향한 전극들 사이에 방전을 일으키는 직류형으로 나누어진다.
교류형 PDP는 전극을 유전체로 도포하여 유전체 표면에서 일어나는 표면 방전을 이용하고 있다. 이 PDP의 셀들을 유지방전시키기 위한 구동펄스는 수백 [KHZ]의 수파수를 가지며 수백 [V] 정도의 높은 전압을 가진다.
이 구동펄스를 PDP에 인가하여 충전과 방전이 일어나는 경우에, 패널의 용량성 부하만으로는 에너지 소모가 없지만, 구동펄스가 직류전원을 이용하여 발생되기 때문에 PDP에서 많은 에너지 손실이 발생된다. 특히, 방전시 셀 내에서 과도한 전류가 흐르게 되면 에너지 손실이 더 커지게 된다. 이렇게 패널 내에서 불필요하게 발생되는 에너지 즉, 무효전력을 회수하기 위하여, PDP의 구동회로에는 에너지 회수회로가 사용되고 있다.
도 1을 참조하면, 종래의 에너지 회수회로는 인덕터(L)와 외부 캐패시터(Cs) 사이에 병렬 접속된 제1 및 제2 스위치(S11,S13)와, 패널 캐패시터(Cpanel)에 서스테인 전압(Vs)을 공급하기 위한 제2 스위치(S12)와, 패널 캐패시터(Cpanel)에 기저전압(GND)을 공급하기 위한 제4 스위치(S14)를 구비한다.
제1 및 제2 스위치(S11,S12) 사이에는 역전류를 제한하기 위한 제1 및 제2 다이오드(D11,D12)가 접속된다.
패널 캐패시터(Cpanel)는 패널 즉, PDP의 정전용량값을 등가적으로 나타낸 것이다.
캐패시터(Cs)에 Vs/2 만큼의 전압이 충전된 것으로 가정하여 도 1에 도시된 에너지 회수회로의 동작을 도 2를 결부하여 설명하면 다음과 같다. 도 2에서 Vcp와 Icp는 각각 패널 캐패시터(Cp)의 충/방전 전압과 전류를 나타낸다.
t1 시점에 제1 스위치(S11)가 턴-온(Turn-on)된다. 그러면 외부 캐패시터(Cs)에 저장된 전압은 제1 스위치(S11)와 제1 다이오드(D11)를 경유하여 인덕터(L)에 공급된다. 인덕터(L)는 패널 캐패시터(Cpanel)와 함께 직렬 LC 공진회로를 구성하게 된다. 따라서, 인덕터(L)를 경유하여 패널 캐패시터(Cpanel)에 공급되는 공진파형에 의해 패널 캐패시터(Cpanel)는 공진파형으로 충전되기 시작하여 서스테인전위(Vs)까지 충전된다.
t2 시점에, 제1 스위치(S11)는 턴-오프(Turn-off)되고 제2 스위치(S12)는 턴-온된다. 그러면 서스테인 전압원에 의해 발생된 서스테인 전압(Vs)이 제2 스위치(S12)를 경유하여 패널 캐패시터(Cpanel)에 공급된다. 이 t2 시점에서 t3 시점까지 패널 캐패시터(Cpanel)의 전압은 서스테인전위를 유지한다.
t3 시점에서, 제2 스위치(S12)는 턴-오프되고 제3 스위치(S13)는 턴-온된다. 그러면 패널 캐패시터(Cpanel)의 전압이 인덕터(L), 제2 다이오드(D12) 및 제3 스위치(S13)를 경유하여 외부 캐패시터(Cs)에 회수된다.
t4 시점에서, 제3 스위치(S13)는 턴-오프되고, 제4 스위치(S14)는 턴-온되어 패널 캐패시터(Cp)의 전압을 기저전압(GND)으로 유지시키게 된다.
도 1과 같은 에너지 회수회로는 패널을 서스테인 전위로 유지시키기 위하여 수백 [V]의 높은 전압원(Vs)이 필요하여 구동회로의 소비전력을 크게 하는 단점이 있다. 또한, 도 1과 같은 에너지 회수회로는 고전압에서도 안정되게 동작할 수 있도록 FET와 같은 반도체 스위치 소자로 구현되는 각 스위치소자들(S11 내지 S14)을 고압에 대한 내압특성을 가지는 스위치소자로 사용하여야 하기 때문에 구동회로의 코스트가 높은 단점이 있다.
도 1과 같은 에너지 회수회로의 문제점을 해결하기 위하여, 서스테인전압의 1/2 전압을 구동 전압원으로 이용하는 저전압 구동 에너지 회수회로가 제안된 바 있다.
도 3을 참조하면, 저전압 구동 에너지 회수회로는 1/2 서스테인전압원(Vs/2)에 접속된 제1 스위치(S21)와, 제1 노드(n21)를 경유하여 제1 스위치(S21)에 접속된 외부 캐패시터(Cs) 및 제2 스위치(S22)와, 제2 스위치(S22)와 패널 캐패시터(Cpanel) 사이에 접속된 인덕터(L)와, 제2 노드(n22)를 경유하여 인덕터(L)와 패널 캐패시터(Cpanel)에 접속됨과 아울러 기저전압원(GND)에 접속된 제3 스위치(S23)를 구비한다.
패널 캐패시터(Cpanel)는 패널 즉, PDP의 정전용량값을 등가적으로 나타낸 것이다.
이 저전압 구동 에너지 회수회로의 동작을 도 4를 결부하여 설명하면 다음과 같다. 도 4에 있어서, Vn22는 출력노드인 제2 노드(n22)의 전압을 나타낸다.
T1 기간 동안, 제1 및 제3 스위치(S21,S23)는 턴-온되어 닫힌상태(on)를 유지하는 반면, 제2 스위치(S22)는 턴-오프되어 열린상태(off)를 유지한다. 따라서, T1 기간 동안, 외부 캐패시터(Cs)는 Vs/2 까지 전압을 충전하며 패널 캐패시터(Cpanel)는 기저전압(GND)을 유지하게 된다.
T2 기간 동안, 제1 및 제3 스위치(S21,S23)는 턴-오프되어 열린상태(off)를 유지하는 반면, 제2 스위치(S22)는 턴-온되어 닫힌상태(on)를 유지한다. 따라서, T2 기간 동안, 패널 캐패시터(Cpanel)는 인덕터(L)와 직렬 공진회로를 구성하므로 인덕터(L)를 통과하여 공급되는 전압을 서스테인전위(Vs)까지 충전하게 된다.
이러한 저전압 구동 에너지 회수회로는 도 1에 도시된 에너지 회수회로에 비하여 구동전압이 1/2로 낮아지게 되고 스위치 소자가 3 개로 줄어드는 장점이 있다. 그러나 저전압 구동 에너지 회수회로는 공진파형에 의해서만 구동전압을 발생하기 때문에 방전을 안정되게 일으킬 수 있는 방전 가능 전위를 일정하게 유지시키기가 곤란함은 물론 패널의 부하 변동에 따라 공진파형의 주파수가 변하기 때문에 구동파형이 안정적이지 못한 문제점이 있다.
따라서, 본 발명의 목적은 소비전력을 낮춤과 아울러 구동 파형을 안정화시키도록 한 에너지 회수회로에 관한 것이다.
도 1은 종래의 에너지 회수회로를 나타내는 회로도이다.
도 2는 도 1에 도시된 에너지 회수회로의 구동 파형도이다.
도 3은 종래의 저전압 구동 에너지 회수회로를 나타내는 회로도이다.
도 4는 도 1에 도시된 에너지 회수회로의 구동 파형도이다.
도 5는 본 발명의 실시예에 따른 에너지 회수회로를 나타내는 회로도이다.
도 6은 도 5에 도시된 에너지 회수회로의 구동 파형도이다.
도 7은 도 5에 도시된 제2 노드(n2) 및 제4 노드(n4) 상의 전압을 나타내는 파형도이다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 PDP의 에너지 회수회로는 패널로부터 전압을 회수하는 회수용 캐패시터와, 회수용 캐패시터에 전압을 공급하기 위한 전압원과, 회수용 캐패시터와 전압원 사이에 접속된 전원 스위치소자와,제1 인덕터를 포함하며 상기 회수용 캐패시터 및 상기 전원 스위치소자 사이의 제1 노드와 상기 패널 사이에 형성된 방전패스와, 제2 인덕터를 포함하며 상기 방전패스와 분리되도록 상기 제1 노드와 상기 패널 사이에 형성된 충전패스와, 상기 회수용 캐패시터 및 상기 전원 스위치 소자 사이의 노드에 접속되어 충전된 전압을 이용하여 상기 전압원의 전압보다 높은 전압으로 상기 패널을 충전시키기 위한 배압 캐패시터를 구비한다.
상기 충전패스는 배압 캐패시터 및 제2 인덕터 사이의 제2 노드와 제1 노드 사이에 접속된 제1 스위치와, 스위치 소자 및 배압 캐패시터 사이의 제3 노드와 제2 인덕터 및 패널 사이의 제4 노드 사이에 접속된 제2 스위치를 구비한다.
상기 방전패스는 제1 노드와 제1 인덕터 사이에 접속된 제3 스위치와, 제4노드와 기저전압원 사이에 접속된 제4 스위치를 구비한다.
상기 전원 스위치와 상기 제4 스위치는 동시에 턴-온되어 패널로부터 방전되는 전압을 이용하여 회수용 캐패시터와 배압 캐패시터를 충전함과 동시에 패널을 기저전압으로 유지하는 것을 특징으로 한다.
상기 제1 스위치는 전원 스위치와 제4 스위치가 열린상태를 유지하는 기간 내에 턴-온되어 회수용 캐패시터로부터 방전되는 전압을 제2 인덕터를 통해 패널에 공급하는 것을 특징으로 한다.
상기 제2 스위치는 제1 스위치가 닫힌상태를 유지하는 기간 내에 턴-온되어 회수용 캐패시터의 전압과 배압 캐패시터의 전압이 더해진 배압전압을 패널에 공급하는 것을 특징으로 한다.
상기 제1 및 제2 스위치는 동시에 턴-오프되는 것을 특징으로 한다.
상기 제3 스위치는 제1 및 제2 스위치가 열린상태를 유지하는 기간 내에 턴-온되어 패널로부터 방전되는 전압을 이용하여 회수용 캐패시터를 충전시키는 것을 특징으로 한다.
상기 에너지 회수회로는 배압 캐패시터와 상기 제2 인덕터 사이에 접속된 제1 다이오드와, 제1 인덕터와 상기 제1 노드 사이에 접속된 제2 다이오드와, 제1 노드와 배압 캐패시터 사이에 접속된 제3 다이오드를 추가로 구비한다.
상기 제1 및 제2 인덕터는 인덕턴스값이 서로 다르게 설정되는 것을 특징으로 한다.
상기 제1 인덕터의 인덕턴스값이 제2 인덕터보다 크게 설정되는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 5 내지 도 7을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 5를 참조하면, 본 발명의 실시예에 따른 에너지 회수회로는 1/2 서스테인전압원(VS/2)에 접속된 전원 스위치(Q1)와, 전원 스위치(Q1)와 기저 전압원 사이에 접속된 외부 캐패시터(Cs)와, 전원 스위치(Q1)와 외부 캐패시터(Cs) 사이의 제1 노드(n1)와 패널 캐패시터(Cpanel) 사이의 충전패스 상에 직렬 접속된 제1 스위치(S1), 제1 다이오드(D1) 및 제2 인덕터(L2)와, 제1 노드(n1)와 패널 캐패시터(Cpanel) 사이의 방전패스 상에 직렬 접속된 제4 스위치(S4), 제1 인덕터(L1), 제2 다이오드(D2) 및 제3 스위치(S3)와, 제1 스위치(S1)와 제1 다이오드(D1) 사이의 제2 노드(n2)와 제1 노드(n1) 사이에 접속된 제3 다이오드(D3) 및 배압 캐패시터(Cp)와, 제3 노드(n3)와 제4 노드(n4) 사이에 접속된 제2 스위치(S2)를 구비한다.
패널 캐패시터(Cpanel)는 PDP의 정전용량값을 등가적으로 나타낸 것이다. 스위치들(S1 내지 S4)은 MOS FET, IGBT, BJT 등의 반도체 스위치 소자로 구현된다.
제1 다이오드(D1)는 패널로부터 제2 노드(n2) 쪽으로 흐르는 역전류를 차단하며, 제2 다이오드(D2)는 제1 노드(n1)로부터 패널 쪽으로 흐르는 역전류를 차단하게 된다. 그리고, 제3 다이오드(D3)는 제3 노드(n3)로부터 제1 노드(n1) 쪽으로흐르는 역전류를 차단하게 된다.
제1 인덕터(L1)의 인덕턴스는 패널 방전시 무효전력의 회수효율을 높일 수 있도록 충분히 크게 설정되는 것이 바람직하고, 제2 인덕터(L2)의 인덕턴스는 패널 충전시 구동파형의 라이징 타임이 빠르게 되도록 작게 설정되는 것이 바람직하다.
본 발명의 실시예에 따른 PDP의 에너지 회수회로는 도 6에 도시된 바와 같이 방전유지/캐패시터 충전기간(SUS-DN), 충전기간(ER-UP), 충전 유지기간(SUS-UP) 및 방전기간(ER-DN)으로 나누어 구동된다. 방전유지/캐패시터 충전기간(SUS-DN)에는 패널 캐패시터(Cpanel)가 기저전압(GND)으로 유지되고 외부 캐패시터(Cs)와 배압 캐패시터(Cp)가 1/2 서스테인전압원(VS/2)에 의해 충전된다. 충전기간(ER-UP)에는 LC 공진파형에 의해 패널 캐패시터(Cpanel)가 충전된다. 충전 유지기간(SUS-UP)에는 패널 캐패시터(Cpanel)의 전압이 서스테인전압(Vs)으로 유지된다. 방전기간(ER-DN)에는 패널 캐패시터(Cpanel)의 방전시 무효전력이 외부 캐패시터(Cs)에 회수된다.본 발명에 따른 PDP의 에너지 회수회로의 동작을 도 6 및 도 7을 결부하여 설명하면 다음과 같다. 도 7에 있어서, 'Vn2'는 제2 노드(n2)의 전압이며, 'Vn4'는 출력노드인 제4 노드(n4)의 전압을 나타낸다.도 6을 참조하면, 본 발명에 따른 PDP의 에너지 회수회로에 있어서 전원 스위치(Q1)와 제4 스위치(S4)는 동일하게 동작된다.
먼저, 방전유지/캐패시터 충전기간(SUS-DN)에는 전원 스위치(Q1)와 제4 스위치(Q4)는 턴-온되어 닫힌상태(on)를 유지하는 반면에, 제1 내지 제3 스위치(S1 내지 S3)는 턴-오프되어 열린상태(off)를 유지한다. 이때, 외부 캐패시터(Cs)는 제1 노드(n1)와 전원 스위치(Q1)를 경유하여 1/2 서스테인 전압원(Vs/2)에 접속된다. 배압 캐패시터(Cp)의 일측 단자는 제3 노드(n3), 제3 다이오드(D3) 및 전원 스위치(Q1)를 경유하여 1/2 서스테인 전압원(Vs/2)에 접속되고, 배압 캐패시터(Cp)의 타측 단자는 제2 노드(n2), 제1 다이오드(D1), 제2 인덕터(L2), 제4 노드(n4) 및 제4 스위치(S4)를 경유하여 기저전압원(GND)에 접속된다. 따라서, 외부 캐패시터(Cs)는 전원 스위치(Q1)를 경유하여 공급되는 전압으로 1/2 서스테인전압(Vs/2)까지 충전하게 된다. 이와 동시에, 배압 캐패시터(Cp)는 전원 스위치(Q1)와 제3 다이오드(D3)를 경유하여 공급되는 전압으로 1/2 서스테인전압(Vs/2)까지 충전하게 된다. 이 방전유지/캐패시터 충전기간(SUS-DN)에는 도시하지 않은 반대측 전극으로부터 패널 캐패시터(Cpanel)를 충전시키게 된다.
한편, 외부 캐패시터(Cs)와 배압 캐패시터(Cp)는 방전유지/캐패시터 충전기간(SUS-DN)이 아니더라도 서브필드 동작 기간 중에 전원 스위치(Q1)와 제4 스위치(S4)가 턴-온된 어떠한 기간에도 충전되므로 전압 충전에는 전혀 문제가 없다.
충전기간(ER-UP)에는 전원 스위치(Q1)와 제4 스위치(S4)가 턴-오프되어 열린상태(off)를 유지하는 반면, 제1 스위치(S1)는 턴-온되어 닫힌상태(on)를 유지한다. 제2 및 제3 스위치(S2,S3)는 열린 상태(off)를 유지한다. 전원 스위치(Q1)가 턴-오프되고 제1 스위치(S1)가 턴-온됨에 따라 외부 캐패시터(Cs)에 충전된 전압은 제1 노드(n1)를 통해 방전되고, 그 방전전압은 제2 노드(n2), 제1 다이오드(D1)와 제2 인덕터(L2)를 통하여 패널 캐패시터(Cpanel)를 충전시키게 된다. 이 기간 동안, 패널 캐패시터(Cpanel)는 제2 인덕터(L2)와 함께 LC 직렬 공진회로를 구성하므로 서스테인 전압(Vs)까지 충전된다. 이와 동시에, 패널 캐패시터(Cpanel)로부터 배압 캐패시터(Cp)로 흐르는 역전류는 제1 다이오드(D1)에 의해 차단되고, 배압 캐패시터(Cp)는 제3 다이오드(D3)를 통해 외부 캐패시터(Cs)로부터 공급되는 전압에 의해 도 7에서 알 수 있는 바와 같이 1/2 서스테인전압(Vs/2)을 유지하게 된다.
충전 유지기간(SUS-UP)에는 제2 스위치(S2)가 턴-온되고, 제1 스위치(S1)는 닫힌상태(on)를 유지한다. 전원스위치(Q1)와 제2 내지 제4 스위치(S2 내지 S4)는 열린상태(off)를 유지한다. 이때, 패널 캐패시터(Cpanel)는 외부 캐패시터(Cs)의 전압과 배압 캐패시터(Cp)의 전압이 더해진 배압전압이 제2 스위치(S2)와 제4 노드(n4)를 경유하여 공급되므로 서스테인전압(Vs)을 유지하게 된다. 이 기간 동안, 배압 캐패시터(Cp)는 제1 스위치(S1)가 닫힌 상태를 유지하고 있으므로 도 7과 같이 제1 스위치(S1)를 경유하여 공급되는 전압에 의해 1/2 서스테인전압(Vs/2)을 유지한다. 제1 스위치(S1)의 턴-오프 시점은 제2 스위치(S2)의 턴-오프 시점과 동일하게 된다. 제3 다이오드(D3)는 배압 캐패시터(Cp)의 전류가 외부 캐패시터(Cs)에 흐르지 않도록 전류패스를 차단하게 된다.
방전기간(ER-DN)에는 제3 스위치(S3)가 턴-온된다. 이 기간에, 제1 및 제2 스위치(S1,S2)는 턴-오프되며, 전원 스위치(Q1)와 제4 스위치(S4)는 오프 상태를 유지한다. 이때, 패널 캐패시터(Cpanel)는 방전되며, 패널 캐패시터(Cpanel)로부터 방전되는 무효전력의 전압성분이 외부 캐패시터(Cs)로 회수되어 외부 캐패시터(Cs)를 충전시키게 된다.
한편, 배압 캐패시터(Cp)는 실시예에서 전원 스위치(Q1)를 통하여 전압을 공급받지만, 1/2 서스테인전압원(Vs/2)에 직접 접속되어 1/2 서스테인전압을 안정되게 충전 및 유지할 수도 있다.
상술한 바와 같이, 본 발명에 따른 에너지 회수회로는 1/2 서스테인전압원을 이용하여 외부 캐패시터(Cs)를 충전시키고 1/2 서스테인전압을 충전하는 배압 캐패시터를 외부 캐패시터(Cs)와 출력단 사이에 접속하여 외부 캐패시터 전압과 배압 캐패시터 전압을 더하여 패널에 공급하게 된다. 따라서, 본 발명에 따른 에너지 회수회로는 종래의 에너지 회수회로 대비 서스테인전압을 1/2로 낮춤으로써 소비전력을 그 만큼 낮출 수 있음은 물론, 배압된 전압을 이용하여 방전 유지기간에 서스테인전압을 안정되게 공급함으로써 구동 파형을 안정화시킬 수 있다. 나아가, 본 발명에 따른 에너지 회수회로는 종래의 에너지 회수회로 대비 서스테인전압을 1/2로 낮춤으로써 스위치 소자들의 내압전압을 종래의 200[V]에서 100[V]로 낮추어 스위치 소자들을 저압 스위치 소자들로 구성하여 코스트를 저감할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 예를 들면, 본 발명에 따른 에너지 회수회로는 PDP를 중심으로 설명하였지만, PDP에 한정되는 것이 아니라 높은 구동전압이 필요하고 무효전력이 발생되는 어떠한 평판 표시장치나 그 외 다른 전기/전자회로에 적용될 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (12)

  1. 패널로부터 전압을 회수하는 회수용 캐패시터와,
    상기 회수용 캐패시터에 전압을 공급하기 위한 전압원과,
    상기 회수용 캐패시터와 상기 전압원 사이에 접속된 전원 스위치소자와,
    제1 인덕터를 포함하며 상기 회수용 캐패시터 및 상기 전원 스위치소자 사이의 제1 노드와 상기 패널 사이에 형성된 방전패스와,
    제2 인덕터를 포함하며 상기 방전패스와 분리되도록 상기 제1 노드와 상기 패널 사이에 형성된 충전패스와,
    상기 회수용 캐패시터 및 상기 전원 스위치 소자 사이의 노드에 접속되어 충전된 전압을 이용하여 상기 전압원의 전압보다 높은 전압으로 상기 패널을 충전시키기 위한 배압 캐패시터를 구비하는 것을 특징으로 하는 에너지 회수회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 충전패스는 상기 배압 캐패시터 및 상기 제2 인덕터 사이의 제2 노드와 상기 제1 노드 사이에 접속된 제1 스위치와,
    상기 스위치 소자 및 상기 배압 캐패시터 사이의 제3 노드와 상기 제2 인덕터 및 상기 패널 사이의 제4 노드 사이에 접속된 제2 스위치를 구비하는 것을 특징으로 하는 에너지 회수회로.
  4. 제 3 항에 있어서,
    상기 방전패스는 상기 제1 노드와 상기 제1 인덕터 사이에 접속된 제3 스위치와,
    상기 제4 노드와 기저전압원 사이에 접속된 제4 스위치를 구비하는 것을 특징으로 하는 에너지 회수회로.
  5. 제 4 항에 있어서,
    상기 전원 스위치와 상기 제4 스위치는 동시에 턴-온되어 상기 패널로부터 방전되는 전압을 이용하여 상기 회수용 캐패시터와 배압 캐패시터를 충전함과 동시에 상기 패널을 기저전압으로 유지하는 것을 특징으로 하는 에너지 회수회로.
  6. 제 4 항에 있어서,
    상기 제1 스위치는 전원 스위치와 상기 제4 스위치가 열린상태를 유지하는 기간 내에 턴-온되어 상기 회수용 캐패시터로부터 방전되는 전압을 상기 제2 인덕터를 통해 상기 패널에 공급하는 것을 특징으로 하는 에너지 회수회로.
  7. 제 3 항에 있어서,
    상기 제2 스위치는 상기 제1 스위치가 닫힌상태를 유지하는 기간 내에 턴-온되어 상기 회수용 캐패시터의 전압과 상기 배압 캐패시터의 전압이 더해진 배압전압을 상기 패널에 공급하는 것을 특징으로 하는 에너지 회수회로.
  8. 제 3 항에 있어서,
    상기 제1 및 제2 스위치는 동시에 턴-오프되는 것을 특징으로 하는 에너지 회수회로.
  9. 제 4 항에 있어서,
    상기 제3 스위치는 상기 제1 및 제2 스위치가 열린상태를 유지하는 기간 내에 턴-온되어 상기 패널로부터 방전되는 전압을 이용하여 상기 회수용 캐패시터를 충전시키는 것을 특징으로 하는 에너지 회수회로.
  10. 제 2 항에 있어서,
    상기 배압 캐패시터와 상기 제2 인덕터 사이에 접속된 제1 다이오드와,
    상기 제1 인덕터와 상기 제1 노드 사이에 접속된 제2 다이오드와,
    상기 제1 노드와 상기 배압 캐패시터 사이에 접속된 제3 다이오드를 추가로구비하는 것을 특징으로 하는 에너지 회수회로.
  11. 제 2 항에 있어서,
    상기 제1 및 제2 인덕터는 인덕턴스값이 서로 다르게 설정되는 것을 특징으로 하는 에너지 회수회로.
  12. 제 2 항에 있어서,
    상기 제1 인덕터의 인덕턴스값이 제2 인덕터보다 크게 설정되는 것을 특징으로 하는 에너지 회수회로.
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