KR20020032189A - 커패시터의 제조방법 - Google Patents

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Abstract

본 발명은 커패시터의 제조방법에 관한 것으로서 게이트전극 및 불순물영역을 포함하는 트랜지스터가 형성된 반도체기판 상에 층간절연층 및 식각방지층을 형성하는 공정과, 상기 식각방지층을 패터닝하여 상기 불순물영역을 노출시키는 제 1 접촉홀을 형성하고 상기 제 1 접촉홀 내에 플러그를 형성하는 공정과, 상기 식각방지층 상에 상기 플러그를 노출시키는 제 2 접촐홀을 갖는 제 1 희생층을 형성하는 공정과, 상기 제 2 접촉홀의 내부 표면에 상기 플러그와 접촉되는 제 1 비정질실리콘층과 상기 제 1 비정질실리콘층의 측면에 측벽 형상의 제 2 희생층을 형성하는 공정과, 상기 제 1 비정질실리콘층의 측면에 측벽 형상의 제 2 비정질실리콘층을 형성하고 상기 제 2 희생층을 제거하는 공정과, 상기 제 1 및 제 2 비정질실리콘층을 결정화하여 노출된 표면에 반구형(hemispical grain)의 돌출부를 갖는 제 1 및 제 2 비정질실리콘층으로 변화시키는 공정을 구비한다. 따라서, 돌출부에 의해 하부 전극의 표면적이 증가되므로 정전 용량이 증가되며, 또한, 제 1 희생층 및 제 2 식각방지층에 의해 제 1 다결정실리콘층의 무너지거나 외부 표면에 반구형(hemispical grain)의 돌출부가 생성되는 것을 방지하므로 인접하는 하부전극들이 서로 전기적으로 단락되는 것을 방지할 수 있다.

Description

커패시터의 제조방법{Method for fabricating capacitor}
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서, 특히, 유전막의 표면적이 증가되어 정전 용량을 증가시킬 수 있는 커패시터 제조방법에 관한 것이다.
반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 커패시터가 일정한 정전 용량을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다. 정전 용량을 증가시키기 위해서는 커패시터를 적층(stacked) 또는 트렌치(trench) 등의 3차원 구조로 형성하여 유전체의 표면적을 증가시켰다.
또한, 유전체의 표면적을 증가시키기 위해 하부전극의 표면에 반구형의 돌출부를 형성하였다.
도 1a 내지 도 1d는 종래 기술에 따른 커패시터의 제조방법을 도시하는 공정도이다.
도 1a를 참조하면, 소오스 및 드레인영역으로 사용되는 N형의 불순물이 고농도로도핑된 불순물영역(13)을 포함하는 트랜지스터(도시되지 않음)가 형성된 P형의 반도체기판(11) 상에 산화실리콘과 질화실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 순차적으로 증착하여 층간절연층(15) 및 식각방지층(16)을 형성한다. 그리고, 식각방지층(16) 및 층간절연층(15)을 포토리쏘그래피 방법으로 패터닝하여 불순물영역(13), 즉, 소오스영역을 노출시키는 제 1 접촉홀(17)을 형성한다.
식각방지층(16) 상에 불순물이 도핑된 다결정실리콘을 제 1 접촉홀(17)을 채우도록 CVD 방법으로 증착한다. 이 때, 다결정실리콘은 제 1 접촉홀(17)에 의해 노출된 불순물영역(13)과 접촉된다. 그리고, 다결정실리콘을 식각방지층(16)의 표면이 노출되고 제 1 접촉홀(17)에만 잔류되도록 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법으로 에치 백하여 플러그(19)를 형성한다.
도 1b를 참조하면, 식각방지층(16) 및 플러그(19) 상에 PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass), BPSG(Boro Phospho Silicate Glass) 또는 TEOS(Tetraethyl Orthosilicate) 등의 식각 속도가 빠른 물질을 증착하여 증착하여 제 1 희생층(21)을 형성한다. 그리고, 제 1 희생층(21)을 포토리쏘그래피 방법으로 패터닝하여 플러그(19)를 노출시키는 제 2 접촉홀(23)을 형성한다.
제 2 접촉홀(23)의 내부 표면을 포함하는 제 1 희생층(21) 상에 CVD 방법에 의해 불순물이 도핑되지 않거나 저농도로 도핑된 비정질실리콘을 증착하여 반도체층(25)을 형성한다. 이 때, 반도체층(25)은 제 2 접촉홀(23)에 의해 노출된 플러그(19)와 접촉되게 형성된다.
반도체층(25) 상에 PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass), BPSG(Boro Phospho Silicate Glass) 또는 TEOS(Tetraethyl Orthosilicate) 등의 제 1 희생층(77)을 형성하는 동일한 물질을 제 2 접촉홀(23)을 채우도록 증착하여 제 2 희생층(26)을 형성한다.
도 1c를 참조하면, 제 2 희생층(26) 및 반도체층(25)을 제 1 희생층(21)이 노출되도록 에치 백 또는 화학기계적연마(Chemical-Mechanical Polishing : 이하, CMP라 칭함)한다. 이 때, 반도체층(25)은 제 2 접촉홀(23)의 내부 표면에만 잔류하고, 제 2 희생층(26)은 반도체층(25) 상의 제 2 접촉홀(23)에만 잔류하도록 한다.
제 1 및 제 2 희생층(21)(26)을 습식 식각 방법으로 제거한다. 이 때, 식각방지층(16)은 제 1 및 제 2 희생층(21)(26)과 식각선택비가 다르므로 층간절연층(15)이 식각되는 것을 방지한다. 그러므로, 식각방지층(16) 상에는 반도체층(25) 만이 원통 형상으로 잔류하게 된다.
도 1d를 참조하면, 비정질실리콘의 반도체층(25)을 SiH4가스를 흘리면서 열처리하여 결정화시켜 다결정실리콘층(27)으로 변화시키면서 표면에 반구형(hemispical grain)으로 돌출부(28)가 형성되도록 한다. 이 때, 비정질실리콘으로 이루어진 반도체층(25)은 불순물이 도핑되지 않거나 저농도로 도핑되어 있으므로 표면에 반구형(hemispical grain)의 돌출부(28) 형성이 용이하다.
반구형(hemispical grain)으로 돌출부(28)를 갖는 다결정실리콘층(27)에 인(P) 등의 불순물을 고농도로 도핑하여 커패시터의 스토리지전극으로 사용되는하부전극(29)을 형성한다. 상기에서 하부전극(29)은 표면이 반구형(hemispical grain)의 돌출부(28)를 가지므로 표면적이 증가된다.
도시되지는 않았지만, 이 후에, 하부전극(29) 표면에 유전층과 플레이트 전극으로 사용되는 상부전극을 형성한다.
상술한 바와 같이 종래 기술은 비정질실리콘을 열처리하여 다결정실리콘층으로 결정화하면서 표면에 반구형(hemispical grain)의 돌출부가 형성되도록하여 하부전극을 표면적을 증가에 따라 유전층의 표면적을 증가시키므로 커패시터의 정전 용량을 증가시켰다.
그러나, 상술한 종래의 커패시터의 제조방법은 하부 전극의 반구형 돌출부의 크기가 증가되거나 무너짐 현상에 의해 인접하는 것끼리 단락되는 문제점이 있었다. 또한, 하부 전극의 표면적을 증가시키는 데 한계가 있으므로 정전 용량을 증가시키기 어려운 문제점이 있었다.
따라서, 본 발명의 목적은 인접하는 하부전극들이 전기적으로 단락되는 것을 방지할 수 있는 커패시터의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 하부 전극의 표면적을 증가시켜 정전 용량을 증가시키는 커패시터의 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 커패시터의 제조방법은 게이트전극 및 불순물영역을 포함하는 트랜지스터가 형성된 반도체기판 상에 층간절연층 및 식각방지층을 형성하는 공정과, 상기 식각방지층을 패터닝하여 상기 불순물영역을 노출시키는 제 1 접촉홀을 형성하고 상기 제 1 접촉홀 내에 플러그를 형성하는 공정과, 상기 식각방지층 상에 상기 플러그를 노출시키는 제 2 접촐홀을 갖는 제 1 희생층을 형성하는 공정과, 상기 제 2 접촉홀의 내부 표면에 상기 플러그와 접촉되는 제 1 비정질실리콘층과 상기 제 1 비정질실리콘층의 측면에 측벽 형상의 제 2 희생층을 형성하는 공정과, 상기 제 1 비정질실리콘층의 측면에 측벽 형상의 제 2 비정질실리콘층을 형성하고 상기 제 2 희생층을 제거하는 공정과, 상기 제 1 및 제 2 비정질실리콘층을 결정화하여 노출된 표면에 반구형(hemispical grain)의 돌출부를 갖는 제 1 및 제 2 비정질실리콘층으로 변화시키는 공정을 구비한다.
도 1a 내지 도 1d는 종래 기술에 따른 커패시터의 제조방법을 도시하는 공정도
도 2a 내지 도 2e는 본 발명에 따른 커패시터의 제조방법을 도시하는 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 커패시터의 제조방법을 도시하는 공정도이다.
도 2a를 참조하면, 소오스 및 드레인영역으로 사용되는 N형의 불순물이 고농도로 도핑된 불순물영역(33)을 포함하는 트랜지스터(도시되지 않음)가 형성된 P형의 반도체기판(31) 상에 산화실리콘과 질화실리콘을 CVD 방법으로 순차적으로 증착하여 층간절연층(35) 및 제 1 식각방지층(36)을 형성한다. 그리고, 제 1 식각방지층(36) 및 층간절연층(35)을 포토리쏘그래피 방법으로 패터닝하여 불순물영역(33), 즉, 소오스영역을 노출시키는 제 1 접촉홀(37)을 형성한다.
제 1 식각방지층(36) 상에 불순물이 도핑된 다결정실리콘을 제 1 접촉홀(37)을 채우도록 CVD 방법으로 증착한다. 이 때, 다결정실리콘은 제 1 접촉홀(37)에 의해 노출된 불순물영역(33)과 접촉된다. 그리고, 다결정실리콘을 제 1 식각방지층(36)의표면이 노출되어 제 1 접촉홀(37)에만 잔류되도록 RIE 방법으로 에치 백하여 플러그(39)를 형성한다.
도 2b를 참조하면, 제 1 식각방지층(36) 및 플러그(39) 상에 PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass), BPSG(Boro Phospho Silicate Glass) 또는 TEOS(Tetraethyl Orthosilicate) 등의 식각 속도가 빠른 물질을 증착하여 증착하여 제 1 희생층(41)을 형성하고, 제 1 희생층(41) 상에 식각 선택비가 다른 질화실리콘을 200 ∼ 1000Å 정도의 두께로 증착하여 제 2 식각방지층(43)을 형성한다. 그리고, 제 2 식각방지층(43) 및 제 1 희생층(41)을 포토리쏘그래피 방법으로 패터닝하여 플러그(39)를 노출시키는 제 2 접촉홀(43)을 형성한다.
도 2c를 참조하면, 제 2 접촉홀(43)의 내부 표면을 포함하는 제 2 식각방지층(43) 상에 CVD 방법에 의해 제 1 비정질실리콘층(47)을 형성한다. 상기에서 제 1 비정질실리콘층(47)은 제 2 접촉홀(45)에 의해 노출된 플러그(39)와 접촉되는 것으로 불순물이 도핑되지 않거나 저농도로 도핑되어 200 ∼ 800Å 정도의 두께로 형성된다.
제 1 비정질실리콘층(43) 상에 PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass), BPSG(Boro Phospho Silicate Glass) 또는 TEOS(Tetraethyl Orthosilicate) 등의 식각 속도가 빠른 물질을 증착하여 제 2 희생층(49)을 형성한다. 그리고, 제 2 희생층(49) 및 제 1 비정질실리콘층(47)을 제 2 식각방지층(43)이 노출되도록 에치 백 또는 CMP한다. 이 때, 제 1 비정질실리콘층(47)은 제 2 접촉홀(45)의 내부 표면에만 잔류하고, 제 2 희생층(49)은 제 1 비정질실리콘층(47) 상의 제 2 접촉홀(45)에만 잔류하도록 한다.
제 2 접촉홀(45)의 내부에만 잔류하는 제 2 희생층(49)을 제 1 비정질실리콘층(47)이 노출되도록 에치백하여 제 1 비정질실리콘층(47)의 측면에 측벽 형상으로 만든다.
도 2d를 참조하면, 제 2 식각방지층(43) 상에 제 1 비정질실리콘층(47) 및 제 2 희생층(49)을 덮도록 CVD 방법에 제 2 비정질실리콘층(51)을 형성한다. 상기에서 제 2 비정질실리콘층(51)은 불순물이 도핑되지 않거나 저농도로 도핑되며 200 ∼ 800Å 정도의 두께로 형성된다.
그리고, 제 2 비정질실리콘층(51)을 RIE 방법 등에 의해 제 2 희생층(49)의 상부 표면이 노출되도록 에치백한다. 그러므로, 제 2 비정질실리콘층(51)은 제 2 희생층(49)의 측면에만 잔류하여 측벽 형상을 이룬다.
제 2 희생층(49)을 습식 식각 방법으로 제거한다. 이 때, 제 2 식각방지층(43)은 제 1 희생층(41)이 식각되어 손상되는 것을 방지한다. 상기에서 제 1 및 제 2 비정질실리콘층(47)(51)은 2중 원통형의 구조를 갖게 된다.
도 2e를 참조하면, 제 1 및 제 2 비정질실리콘층(47)(51)을 SiH4가스를 흘리면서 열처리하여 결정화시킨다. 그러므로, 제 1 및 제 2 비정질실리콘층(47)(51)은 제 1 및 제 2 다결정실리콘층(53)(55)으로 변화되면서 표면에 반구형(hemispical grain)의 돌출부(57)가 형성된다. 이 때, 외측 원통형을 이루는 제 1 다결정실리콘층(53)의 외부 표면은 제 1 희생층(41) 및 제 2 식각방지층(43)에 의해 덮혀져 있으므로 반구형의 돌출부(57)가 형성되지 않는다.
돌출부(57)를 갖는 제 1 및 제 2 다결정실리콘층(53)(55)에 인(P) 등의 불순물을 고농도로 도핑하여 커패시터의 플래이트전극으로 사용되는 하부전극(59)을 형성한다. 상기에서 하부전극(59)은 제 1 다결정실리콘층(53)의 외부 표면을 제외한
제 1 및 제 2 다결정실리콘층(53)(55) 표면에 반구형(hemispical grain)의 돌출부(57)를 가지므로 표면적이 증가된다. 그러나, 제 1 및 제 2 비정질실리콘층(47)(51)을 제 1 및 제 2 다결정실리콘층(53)(55)으로 변화시킬 때 제 1 희생층(41) 및 제 2 식각방지층(43)에 의해 제 1 다결정실리콘층(53)이 무너지는 것이 방지되며 제 1 다결정실리콘층(53)의 외부 표면에 반구형(hemispical grain)의 돌출부(57)가 형성되지 않으므로 인접하는 하부 전극끼리 접촉되지 않는다.
그리고, 제 2 식각방지층(43) 및 제 1 희생층(41)을 습식 방법으로 순차적으로 식각하여 제거한다.
도시되지는 않았지만, 이 후에, 하부전극(55) 표면에 유전층과 상부전극을 형성한다.
상술한 바와 같이 본 발명은 외측 원통형을 이루는 제 1 비정질실리콘층의 외부 표면을 제 1 희생층 및 제 2 식각방지층으로 덮은 상태에서 2중 원통형의 구조를 갖는 제 1 및 제 2 비정질실리콘층을 열처리 방법에 의해 결정화시켜 표면에 반구형(hemispical grain)의 돌출부를 갖는 제 1 및 제 2 다결정실리콘층으로 변화시킨다.
따라서, 본 발명은 돌출부에 의해 하부 전극의 표면적이 증가되므로 정전 용량이 증가되며, 또한, 제 1 희생층 및 제 2 식각방지층에 의해 제 1 다결정실리콘층의 무너지거나 외부 표면에 반구형(hemispical grain)의 돌출부가 생성되는 것을 방지하므로 인접하는 하부전극들이 서로 전기적으로 단락되는 것을 방지할 수 있는 잇점이 있다.

Claims (4)

  1. 게이트전극 및 불순물영역을 포함하는 트랜지스터가 형성된 반도체기판 상에 층간절연층 및 식각방지층을 형성하는 공정과,
    상기 식각방지층을 패터닝하여 상기 불순물영역을 노출시키는 제 1 접촉홀을 형성하고 상기 제 1 접촉홀 내에 플러그를 형성하는 공정과,
    상기 식각방지층 상에 상기 플러그를 노출시키는 제 2 접촐홀을 갖는 제 1 희생층을 형성하는 공정과,
    상기 제 2 접촉홀의 내부 표면에 상기 플러그와 접촉되는 제 1 비정질실리콘층과 상기 제 1 비정질실리콘층의 측면에 측벽 형상의 제 2 희생층을 형성하는 공정과,
    상기 제 1 비정질실리콘층의 측면에 측벽 형상의 제 2 비정질실리콘층을 형성하고 상기 제 2 희생층을 제거하는 공정과,
    상기 제 1 및 제 2 비정질실리콘층을 결정화하여 노출된 표면에 반구형(hemispical grain)의 돌출부를 갖는 제 1 및 제 2 비정질실리콘층으로 변화시키는 공정을 구비하는 커패시터의 제조방법.
  2. 청구항 1에 있어서 제 1 희생층 상에 식각방지층을 형성하는 공정을 더 구비하는 커패시터의 제조방법.
  3. 청구항 2에 있어서 상기 식각방지층을 질화실리콘을 200 ∼ 1000Å의 두께로 증착하여 형성하는 커패시터의 제조방법.
  4. 청구항 2에 있어서 상기 제 2 희생층을 형성하는 공정은 상기 제 1 비정질실리콘층 상에 PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass), BPSG(Boro Phospho Silicate Glass) 또는 TEOS(Tetraethyl Orthosilicate)을 증착한 후 제 2 접촉홀 내에만 잔류하도록 화학기계적연마(Chemical-Mechanical Polishing)하고 상기 제 1 비정질실리콘층의 표면이 노출되도록 에치 백하는 커패시터의 제조방법.
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