KR20020030412A - Method of manufacturing capacitor of semiconductor device by using agglomeration-preventing layer - Google Patents

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KR20020030412A
KR20020030412A KR1020000061028A KR20000061028A KR20020030412A KR 20020030412 A KR20020030412 A KR 20020030412A KR 1020000061028 A KR1020000061028 A KR 1020000061028A KR 20000061028 A KR20000061028 A KR 20000061028A KR 20020030412 A KR20020030412 A KR 20020030412A
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Abstract

PURPOSE: A method for fabricating a capacitor of a semiconductor device using an agglomeration preventing layer is provided to prevent a thin film from being disconnected, by preventing a lower electrode material from being agglomerated in performing a heat treatment process regarding a lower electrode. CONSTITUTION: The lower electrode(210) is formed on a semiconductor substrate(200). The agglomeration preventing layer(220) for preventing agglomeration of the lower electrode is formed on the lower electrode. A heat treatment process is performed regarding the lower electrode. The agglomeration preventing layer is eliminated. A dielectric layer is deposited on the lower electrode. A heat treatment process is performed regarding the dielectric layer and is crystallized. An upper electrode is formed on the dielectric layer.

Description

응집 방지층을 이용한 반도체 장치의 캐패시터 제조방법{Method of manufacturing capacitor of semiconductor device by using agglomeration-preventing layer}Method of manufacturing capacitor of semiconductor device by using agglomeration-preventing layer}

본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 강유전막 또는 고유전막을 채용하는 반도체 장치의 캐패시터를 제조하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device employing a ferroelectric film or a high dielectric film.

반도체 메모리 소자의 집적도가 증가함에 따라 반도체 회로가 미세화된다. 제한된 셀 면적 내에서 캐패시터의 정전용량을 증가시키기 위해서 (Ba,Sr)TiO3(BST), (Pb,Zr)TiO3(PZT) 등과 같은 강유전막 또는 고유전막으로 캐패시터 유전막을 형성하려는 연구가 진행되고 있다.As the degree of integration of semiconductor memory devices increases, the semiconductor circuits become finer. In order to increase the capacitance of a capacitor within a limited cell area, studies have been made to form a capacitor dielectric film with a ferroelectric film or a high dielectric film such as (Ba, Sr) TiO 3 (BST), (Pb, Zr) TiO 3 (PZT), etc. It is becoming.

이 때, 유전막이 증착되는 온도에 따라 고온 증착법과 저온 증착법이 있다.At this time, there are high temperature deposition method and low temperature deposition method depending on the temperature at which the dielectric film is deposited.

고온 증착법은 유전막이 결정질로 형성되는 고온에서 유전막을 증착하는 것이다. 이 방법에 의하면, 박막 성장시에 결정질을 가지므로 전기적 특성이 양호하게 나타나며 공정 윈도우가 넓다. 그러나, 핵 생성(nucleation) 및 입성장(grain growth) 과정을 통하여 증착이 되므로 거친 표면이 만들어져 소자 적용에 필요한 박막화가 어려운 단점이 있다. 그리고, 하부전극으로 Pt 이외의 다른 금속전극을 사용하면 증착 공정에서 하부전극이 산화되어 매우 거칠어지는 문제점이 있다. 또한, 소자 적용을 위해서 사용하는 TiN 계열의 확산 저지막의 산화가 매우 심하다.The high temperature deposition method is to deposit a dielectric film at a high temperature at which the dielectric film is formed crystalline. According to this method, since the crystalline film is grown at the time of thin film growth, electrical properties are good and the process window is wide. However, since deposition is performed through nucleation and grain growth, a rough surface is formed, which makes it difficult to thin film required for device application. In addition, when a metal electrode other than Pt is used as the lower electrode, there is a problem in that the lower electrode is oxidized and becomes very rough in the deposition process. In addition, the oxidation of the TiN series diffusion barrier film used for device application is very severe.

이에 비해 저온 증착법은 일단 유전막을 저온에서 비정질로 증착시킨 후, 고유전 특성을 얻기 위해 고온에서 열처리함으로써 결정화시킨다. 이 방법에 의하면, 고밀도 DRAM(Dynamic Random Access Memory) 소자에 응용하기 위해서 반드시 필요한 단차 도포성(step coverage)이 우수하고, 증착시에 비정질로 성장하여 표면이 깨끗하므로 박막화가 쉽다. 또한, Pt 전극 이외에도 가격이 싸고 에치(etch)특성이 좋으며 CVD(Chemical Vapor Deposition)로 형성하기 용이한 Ru 전극을 사용할 수 있다.In contrast, the low temperature deposition method first crystallizes the dielectric film at low temperature after amorphous deposition and then heat-treats at high temperature to obtain high dielectric properties. According to this method, the step coverage necessary for application to a high-density DRAM (Dynamic Random Access Memory) device is excellent, and since it grows amorphous during deposition and the surface is clean, the thin film is easily formed. In addition to the Pt electrode, a Ru electrode which is inexpensive, has good etch characteristics, and is easily formed by chemical vapor deposition (CVD) may be used.

이하에서는, 도 1a 내지 도 1d를 참조하여 저온 증착법을 이용한 종래 기술에 따른 반도체 장치의 캐패시터의 제조방법을 설명한다.Hereinafter, a method of manufacturing a capacitor of a semiconductor device according to the related art using a low temperature deposition method will be described with reference to FIGS. 1A to 1D.

도 1a를 참조하면, 하부 구조물(미도시)이 형성된 반도체 기판(100) 상에 하부전극(110)을 형성한다.Referring to FIG. 1A, a lower electrode 110 is formed on a semiconductor substrate 100 on which a lower structure (not shown) is formed.

도 1b를 참조하면, 상기 하부전극(110) 상에 유전막(130)을 형성한다.Referring to FIG. 1B, a dielectric film 130 is formed on the lower electrode 110.

도 1c를 참조하면, 상기 유전막(130) 상에 상부전극(140)을 형성한다.Referring to FIG. 1C, an upper electrode 140 is formed on the dielectric layer 130.

도 1d를 참조하면, 상기 유전막(130)의 결정화가 이루어지도록 상기 결과물을 고온에서 열처리한다.Referring to FIG. 1D, the resultant is heat-treated at a high temperature to crystallize the dielectric layer 130.

즉, 종래 기술에 의하면 하부전극, 유전막, 상부전극을 순차적으로 증착한 후에 고온에서 유전막의 결정화를 유도하므로 결정화 열처리 과정 중에 유전막 물질의 결정화뿐만 아니라 상부전극 및 하부전극의 응집(agglomeration) 현상이 일어나게 된다. 이로 인해 전극의 형태가 변하거나 얇은 막의 경우에 국부적으로 연속성을 잃어버리는 등 열처리 공정에 취약하다는 문제점이 있다. 또한, 전극 물질과 유전막의 열팽창계수의 차이와 고온에서 일어나는 전극 물질의 입성장에 의한 조립화(coarsening) 현상때문에 전극이 유전막에 인장 응력(tensile stress)을 유발하여 캐패시터의 물리적, 전기적 특성을 열화시키게 된다.That is, according to the prior art, since the lower electrode, the dielectric film, and the upper electrode are sequentially deposited, crystallization of the dielectric film is induced at a high temperature, so that not only crystallization of the dielectric film material but also agglomeration of the upper electrode and the lower electrode occurs during the crystallization heat treatment process. do. As a result, there is a problem in that the electrode is vulnerable to a heat treatment process such as changing the shape of the electrode or locally losing continuity in the case of a thin film. In addition, due to the difference in thermal expansion coefficient between the electrode material and the dielectric film and coarsening due to grain growth of the electrode material at high temperature, the electrode induces tensile stress in the dielectric film, thereby degrading the physical and electrical characteristics of the capacitor. Let's go.

이러한 문제점을 해결하기 위한 방법으로는, 유전막을 증착하기 전에 하부전극을 먼저 열처리하는 방법이 있다. 이 방법은 미리 전극 물질의 입성장에 의한 조립화를 일으킴으로써, 유전막의 결정화 열처리시에 더 이상의 전극의 변화가 없도록 하여 유전막에 인장 응력이 미치는 것을 방지하는 것이다. 그러나, 실제 3차원 구조의 패턴 웨이퍼 위에 이와 같은 공정을 구현하기에는 다음과 같은 문제점이 있다.In order to solve this problem, there is a method of first heat treating the lower electrode before depositing the dielectric film. This method causes granulation due to grain growth of the electrode material in advance, so that no further electrode change occurs during the crystallization heat treatment of the dielectric film, thereby preventing the tensile stress on the dielectric film. However, there are the following problems to implement such a process on the pattern wafer of the actual three-dimensional structure.

즉, 작은 공간에 넓은 면적의 유전막 형성이 요구되므로 하부전극의 두께가 300Å 이하로 낮아져야 하는데, 이러한 경우에 하부전극을 열처리하게 되면 하부전극의 응집에 의하여 박막의 연속성이 끊어질 수 있다. 또한, 콘캐이브(concave) 구조의 하부전극인 경우에는 콘캐이브 내의 하부전극이 끌어올려지는 변형을 초래할 수 있으며, 스택(stack) 형태의 하부전극인 경우에도 그 형상이 변형되는 결과를 가져올 수 있다. 그러므로, 이러한 하부전극 열처리시에 발생하는 전극의 응집을 방지하기 위한 공정이 필요하게 된다.That is, since a large area of dielectric film is required in a small space, the thickness of the lower electrode should be lowered to 300 Å or less. In this case, when the lower electrode is heat treated, the continuity of the thin film may be broken by aggregation of the lower electrode. In addition, in the case of the lower electrode of the concave structure (concave) structure may result in the deformation of the lower electrode in the concave pulled up, and in the case of a stack-type lower electrode may result in deformation of the shape. . Therefore, there is a need for a process for preventing agglomeration of the electrodes generated during the heat treatment of the lower electrode.

본 발명이 이루고자 하는 기술적 과제는 하부전극 열처리시에 발생하는 전극의 응집을 방지하기 위한 반도체 장치의 캐패시터 제조 방법을 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a capacitor of a semiconductor device for preventing aggregation of electrodes generated during heat treatment of a lower electrode.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 장치의 캐패시터의 제조방법을 공정 순서에 따라 도시한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the prior art, in the order of a process.

도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 반도체 장치의 캐패시터 제조방법을 공정 순서에 따라 도시한 단면도들이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to a first embodiment of the present invention in a process sequence.

도 3a 내지 도 3g는 본 발명의 제2 실시예에 따른 반도체 장치의 캐패시터 제조방법을 공정 순서에 따라 도시한 단면도들이다.3A to 3G are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to a second embodiment of the present invention in a process sequence.

도 4a와 도 4b는 각각 종래 기술에 의해 제조된 캐패시터와 본 발명에 의해 제조된 캐패시터의 전기적 특성을 나타내는 그래프들이다.4A and 4B are graphs showing electrical characteristics of a capacitor manufactured according to the prior art and a capacitor manufactured according to the present invention, respectively.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

200 : 반도체 기판, 210 : 하부전극,200: semiconductor substrate, 210: lower electrode,

220 : 응집 방지층, 230 : 유전막,220: agglomeration prevention layer, 230: dielectric film,

240 : 상부전극240: upper electrode

상기 기술적 과제를 달성하기 위해, 본 발명은 반도체 기판 상에 하부전극을 형성하고, 상기 하부전극 상에 응집 방지층을 형성하고, 상기 하부전극을 열처리한 다음, 상기 응집 방지층을 제거하고, 상기 하부전극 상에 유전막을 증착한 후 열처리하여 결정화시키고, 상기 유전막 상에 상부전극을 형성한다.In order to achieve the above technical problem, the present invention forms a lower electrode on a semiconductor substrate, forms an anti-agglomeration layer on the lower electrode, heat-treats the lower electrode, and then removes the anti-aggregation layer, and the lower electrode The dielectric layer is deposited on the dielectric layer, and then crystallized by heat treatment. An upper electrode is formed on the dielectric layer.

또, 본 발명은 반도체 기판 상에 트렌치를 형성하고 상기 트렌치 내에 콘캐이브 구조의 하부전극을 형성하고, 상기 하부전극 상에 응집 방지층을 형성하고, 상기 하부전극을 열처리한 다음, 상기 응집 방지층을 제거하고, 상기 하부전극 상에 유전막을 증착한 후 열처리하여 결정화시키고, 상기 유전막 상에 상부전극을 형성한다.The present invention also provides a trench on a semiconductor substrate, a bottom electrode of a concave structure within the trench, a cohesive prevention layer on the bottom electrode, heat treatment the bottom electrode, and then remove the anticoagulation layer. In addition, the dielectric film is deposited on the lower electrode and then thermally crystallized to form an upper electrode on the dielectric film.

본 발명에 있어서, 상기 응집 방지층은 SiO2막, Si3N4막, Ta2O5막, SrTiO3(STO)막, (Ba,Sr)TiO3(BST)막, PbTiO3막, Pb(Zr,Ti)O3(PZT)막, SrBi2Ta2O9(SBT)막, (Pb,La)(Zr,Ti)O3막, Bi4Ti3O12막, BaTiO3(BTO)막, RuO2막 및 유기 고분자막으로 이루어지는 군에서 선택되는 것이 바람직하다.In the present invention, the anti-agglomeration layer is SiO 2 film, Si 3 N 4 film, Ta 2 O 5 film, SrTiO 3 (STO) film, (Ba, Sr) TiO 3 (BST) film, PbTiO 3 film, Pb ( Zr, Ti) O 3 (PZT) film, SrBi 2 Ta 2 O 9 (SBT) film, (Pb, La) (Zr, Ti) O 3 film, Bi 4 Ti 3 O 12 film, BaTiO 3 (BTO) film , RuO 2 film and organic polymer film.

그리고, 본 발명에 있어서, 상기 하부전극의 열처리는 N2가스, O2가스, H2가스, N2O가스, NO가스, NO2가스, Ar가스 및 O3가스로 이루어지는 군에서 선택되는 적어도 하나로 형성되는 분위기에서 수행하는 것이 바람직하다.In the present invention, the heat treatment of the lower electrode is at least selected from the group consisting of N 2 gas, O 2 gas, H 2 gas, N 2 O gas, NO gas, NO 2 gas, Ar gas and O 3 gas It is preferable to carry out in an atmosphere formed of one.

또한, 본 발명에 있어서, 유전막으로는 Ta2O5막, SrTiO3(STO)막, (Ba,Sr)TiO3(BST)막, PbTiO3막, Pb(Zr,Ti)O3(PZT)막, SrBi2Ta2O9(SBT)막, (Pb,La)(Zr,Ti)O3막, Bi4Ti3O12막 및 BaTiO3(BTO)막으로 이루어지는 군에서 선택하는 것이 바람직하다.In the present invention, as the dielectric film, a Ta 2 O 5 film, a SrTiO 3 (STO) film, a (Ba, Sr) TiO 3 (BST) film, a PbTiO 3 film, and a Pb (Zr, Ti) O 3 (PZT) film It is preferable to select from the group consisting of a film, an SrBi 2 Ta 2 O 9 (SBT) film, a (Pb, La) (Zr, Ti) O 3 film, a Bi 4 Ti 3 O 12 film and a BaTiO 3 (BTO) film. .

본 발명에 있어서, 유전막의 증착은 400~450℃의 온도 범위에서 이루어지는 것이 바람직하다.In the present invention, the deposition of the dielectric film is preferably made in the temperature range of 400 ~ 450 ℃.

본 발명에 의하면, 하부전극 열처리시에 하부전극 물질이 응집되는 것을 방지할 수 있다. 따라서, 박막의 연속성이 끊어지는 문제를 해결할 수 있다. 콘캐이브 구조의 하부전극인 경우에는 콘캐이브 내의 하부전극이 끌어올려지는 변형을 방지하며, 스택 형태의 하부전극인 경우에도 그 형상이 변형되는 것을 방지한다.According to the present invention, it is possible to prevent the aggregation of the lower electrode material during the lower electrode heat treatment. Thus, the problem of breaking the continuity of the thin film can be solved. In the case of the lower electrode of the concave structure, the lower electrode of the concave cave is prevented from being lifted up, and the shape of the lower electrode of the stack type is prevented from being deformed.

이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 캐패시터 제조방법을 공정 순서에 따라 도시한 단면도들이다.2A to 2G are cross-sectional views illustrating a capacitor manufacturing method according to a first embodiment of the present invention in the order of processing.

도 2a를 참조하면, 트랜지스터 등 필요한 소자(미도시)가 형성되어 있는 반도체 기판(200) 상에 하부전극(210)을 형성한다. 상기 하부전극(210) 물질로는 Pt, Ru, Ir 등의 귀금속(noble metal)을 사용할 수 있다. Ru를 사용할 경우에는 스퍼터링(sputtering) 방법을 이용하여 200℃ 정도에서 증착할 수 있다.Referring to FIG. 2A, a lower electrode 210 is formed on a semiconductor substrate 200 on which necessary elements (not shown) such as a transistor are formed. As the material of the lower electrode 210, a noble metal such as Pt, Ru, Ir, or the like may be used. When Ru is used, it can be deposited at about 200 ° C. using a sputtering method.

도 2b를 참조하면, 상기 하부전극(210) 상에 응집 방지층(220)을 형성한다. 상기 응집 방지층(220)은 SiO2막, Si3N4막, Ta2O5막, SrTiO3(STO)막, (Ba,Sr)TiO3(BST)막, PbTiO3막, Pb(Zr,Ti)O3(PZT)막, SrBi2Ta2O9(SBT)막, (Pb,La)(Zr,Ti)O3막, Bi4Ti3O12막, BaTiO3(BTO)막, RuO2막 및 유기 고분자막으로 이루어지는 군에서 선택되는 것이 바람직하다. (Ba,Sr)TiO3(BST)막의 경우에는 400~450 ℃의 온도 범위에서 CVD로 증착한다.Referring to FIG. 2B, an aggregation preventing layer 220 is formed on the lower electrode 210. The anti-agglomeration layer 220 is formed of SiO 2 film, Si 3 N 4 film, Ta 2 O 5 film, SrTiO 3 (STO) film, (Ba, Sr) TiO 3 (BST) film, PbTiO 3 film, Pb (Zr, Ti) O 3 (PZT) film, SrBi 2 Ta 2 O 9 (SBT) film, (Pb, La) (Zr, Ti) O 3 film, Bi 4 Ti 3 O 12 film, BaTiO 3 (BTO) film, RuO It is preferable to select from the group which consists of two films and an organic polymer film. In the case of a (Ba, Sr) TiO 3 (BST) film, it is deposited by CVD in a temperature range of 400 to 450 ° C.

도 2c를 참조하면, 상기 하부전극(210)을 고온에서 열처리한다. 열처리는 N2가스, O2가스, H2가스, N2O가스, NO가스, NO2가스, Ar가스 및 O3가스로 이루어지는군에서 선택되는 적어도 하나의 가스 분위기로 할 수 있다. 이 때, 이들 분위기에서 플라즈마를 형성하거나 형성하지 않을 수도 있다. 상기 응집 방지층(220)으로 (Ba,Sr)TiO3(BST)막을 사용한 경우에는 500~700℃의 온도 범위에서 수행한다. 상기 하부전극(210)을 열처리하는 동안, 전극 물질의 재배열이 일어나고 입성장을 하게 되지만 상기 응집 방지층(220)으로 인해 전극의 변형을 초래하는 응집은 억제된다.Referring to FIG. 2C, the lower electrode 210 is heat treated at a high temperature. The heat treatment can be at least one gas atmosphere selected from the group consisting of N 2 gas, O 2 gas, H 2 gas, N 2 O gas, NO gas, NO 2 gas, Ar gas and O 3 gas. At this time, plasma may or may not be formed in these atmospheres. When the (Ba, Sr) TiO 3 (BST) film is used as the anti-aggregation layer 220, it is performed at a temperature in the range of 500 to 700 ° C. During the heat treatment of the lower electrode 210, rearrangement of the electrode material occurs and grain growth occurs, but aggregation due to deformation of the electrode due to the aggregation preventing layer 220 is suppressed.

도 2d를 참조하면, 건식 혹은 습식 식각의 방법을 써서 상기 응집 방지층(220)을 선택적으로 제거하여 상기 하부전극(210)의 표면을 노출시킨다.Referring to FIG. 2D, the surface of the lower electrode 210 is exposed by selectively removing the aggregation preventing layer 220 using a dry or wet etching method.

도 2e를 참조하면, 상기 하부전극(210) 상에 유전막(230)을 증착한다. 상기 유전막(230)으로는 Ta2O5막, SrTiO3(STO)막, (Ba,Sr)TiO3(BST)막, PbTiO3막, Pb(Zr,Ti)O3(PZT)막, SrBi2Ta2O9(SBT)막, (Pb,La)(Zr,Ti)O3막, Bi4Ti3O12막 및 BaTiO3(BTO)막으로 이루어지는 군에서 선택하는 것이 바람직하다. 상기 유전막(230)은 종류나 기타 공정변수에 따라 증착하는 조건이 다를 수 있는데, 대략 400~450℃의 온도 범위에서 증착하는 것이 바람직하다.Referring to FIG. 2E, a dielectric film 230 is deposited on the lower electrode 210. The dielectric film 230 may include a Ta 2 O 5 film, an SrTiO 3 (STO) film, a (Ba, Sr) TiO 3 (BST) film, a PbTiO 3 film, a Pb (Zr, Ti) O 3 (PZT) film, and SrBi. It is preferable to select from the group consisting of a 2 Ta 2 O 9 (SBT) film, a (Pb, La) (Zr, Ti) O 3 film, a Bi 4 Ti 3 O 12 film and a BaTiO 3 (BTO) film. The dielectric film 230 may have different deposition conditions depending on the type or other process variables. The dielectric film 230 may be deposited at a temperature in a range of about 400 ° C. to 450 ° C.

도 2f를 참조하면, 상기 유전막(230)을 열처리하여 결정화시킨다. 결정화 열처리 조건도 상기 유전막(230)의 종류나 기타 공정변수에 따라 다를 수 있으며, 대략 600~700℃의 온도 범위에서 열처리하는 것이 바람직하다. 보통 N2분위기에서 수행한다.Referring to FIG. 2F, the dielectric layer 230 is thermally crystallized. Crystallization heat treatment conditions may also vary depending on the type of dielectric film 230 or other process variables, and heat treatment is preferably performed in a temperature range of approximately 600 to 700 ° C. Usually carried out in an N 2 atmosphere.

도 2g를 참조하면, 상기 유전막(230) 상에 상부전극(240)을 형성함으로써 캐패시터를 완성한다. 상부전극(240)은 도 2a를 참조하여 설명한 바와 같이, 하부전극(210)과 동일한 조건으로 형성할 수 있다.Referring to FIG. 2G, a capacitor is completed by forming an upper electrode 240 on the dielectric layer 230. As described with reference to FIG. 2A, the upper electrode 240 may be formed under the same conditions as the lower electrode 210.

상기 제1 실시예의 변형된 실시예로서, 유전막의 결정화 열처리 공정을 유전막을 증착한 후에 바로 행하지 않고 상부전극을 증착한 후에 수행하는 것도 가능하다.As a modified embodiment of the first embodiment, the crystallization heat treatment process of the dielectric film may be performed after depositing the upper electrode instead of immediately after depositing the dielectric film.

도 3a 내지 도 3g은 본 발명의 제2 실시예에 따른 캐패시터 제조방법을 공정 순서에 따라 도시한 단면도들이다.3A to 3G are cross-sectional views illustrating a capacitor manufacturing method according to a second embodiment of the present invention in the order of processing.

제 2 실시예는 제 1 실시예와 대체로 동일하며, 단 제2 실시예에서는 콘캐이브 구조의 캐패시터를 제조한다.The second embodiment is generally the same as the first embodiment except that the capacitor of the concave structure is manufactured in the second embodiment.

도 3a를 참조하면, 트랜지스터와 같은 필요한 소자(미도시)가 형성되어 있는 반도체 기판(300) 상에 트렌치(305)를 형성하고 상기 트렌치(305) 내에 콘캐이브 구조의 하부전극(310)을 형성한다. 상기 하부전극(310) 물질로는 Pt, Ru, Ir 등의 귀금속을 사용할 수 있다. Ru를 사용할 경우에는 스퍼터링 방법을 이용하여 200℃ 정도에서 증착할 수 있다.Referring to FIG. 3A, a trench 305 is formed on a semiconductor substrate 300 on which necessary elements (not shown), such as a transistor, are formed, and a lower electrode 310 having a concave structure is formed in the trench 305. do. Precious metals such as Pt, Ru and Ir may be used as the lower electrode 310 material. When Ru is used, it can be deposited at about 200 ° C. using a sputtering method.

도 3b를 참조하면, 상기 하부전극(310) 상에 응집 방지층(320)을 형성한다. 상기 응집 방지층(320)은 SiO2막, Si3N4막, Ta2O5막, SrTiO3(STO)막, (Ba,Sr)TiO3(BST)막, PbTiO3막, Pb(Zr,Ti)O3(PZT)막, SrBi2Ta2O9(SBT)막, (Pb,La)(Zr,Ti)O3막, Bi4Ti3O12막, BaTiO3(BTO)막, RuO2막 및 유기 고분자막으로 이루어지는 군에서 선택되는 것이 바람직하다. (Ba,Sr)TiO3(BST)막의 경우에는 400~450 ℃의 온도 범위에서 CVD로 증착한다.Referring to FIG. 3B, an aggregation preventing layer 320 is formed on the lower electrode 310. The anti-agglomeration layer 320 may be formed of SiO 2 film, Si 3 N 4 film, Ta 2 O 5 film, SrTiO 3 (STO) film, (Ba, Sr) TiO 3 (BST) film, PbTiO 3 film, Pb (Zr, Ti) O 3 (PZT) film, SrBi 2 Ta 2 O 9 (SBT) film, (Pb, La) (Zr, Ti) O 3 film, Bi 4 Ti 3 O 12 film, BaTiO 3 (BTO) film, RuO It is preferable to select from the group which consists of two films and an organic polymer film. In the case of a (Ba, Sr) TiO 3 (BST) film, it is deposited by CVD in a temperature range of 400 to 450 ° C.

도 3c를 참조하면, 상기 하부전극(310)을 고온에서 열처리한다. 열처리는 N2가스, O2가스, H2가스, N2O가스, NO가스, NO2가스, Ar가스 및 O3가스로 이루어지는 군에서 선택되는 적어도 하나의 가스 분위기로 할 수 있다. 이 때 이들 분위기에서 플라즈마를 형성하거나 형성하지 않을 수도 있다. 상기 응집 방지층(320)으로 (Ba,Sr)TiO3(BST)막을 사용한 경우에는 500~700℃의 온도 범위에서 수행한다. 상기 하부전극(310)을 열처리하는 동안, 전극 물질의 재배열이 일어나고 입성장을 하게 되지만 상기 응집 방지층(320)으로 인해 전극의 변형을 초래하는 응집은 억제되므로, 박막의 연속성이 끊어지면서 콘캐이브(concave) 안쪽의 하부전극이 끌어올려지는 문제점을 해결할 수 있다.Referring to FIG. 3C, the lower electrode 310 is heat treated at a high temperature. The heat treatment can be at least one gas atmosphere selected from the group consisting of N 2 gas, O 2 gas, H 2 gas, N 2 O gas, NO gas, NO 2 gas, Ar gas and O 3 gas. At this time, plasma may or may not be formed in these atmospheres. When the (Ba, Sr) TiO 3 (BST) film is used as the anti-aggregation layer 320, it is performed at a temperature in the range of 500 to 700 ° C. During the heat treatment of the lower electrode 310, rearrangement of the electrode material occurs and grain growth occurs, but aggregation caused by the deformation of the electrode due to the anti-aggregation layer 320 is suppressed. (concave) can solve the problem that the lower electrode is pulled up inside.

도 3d를 참조하면, 건식 혹은 습식 식각의 방법을 써서 상기 응집 방지층(320)을 선택적으로 제거하여 상기 하부전극(310)의 표면을 노출시킨다.Referring to FIG. 3D, the surface of the lower electrode 310 is exposed by selectively removing the aggregation preventing layer 320 using a dry or wet etching method.

도 3e를 참조하면, 상기 하부전극(310) 상에 유전막(330)을 증착한다. 상기 유전막(330)으로는 Ta2O5막, SrTiO3(STO)막, (Ba,Sr)TiO3(BST)막, PbTiO3막, Pb(Zr,Ti)O3(PZT)막, SrBi2Ta2O9(SBT)막, (Pb,La)(Zr,Ti)O3막, Bi4Ti3O12막 및 BaTiO3(BTO)막으로 이루어지는 군에서 선택하는 것이 바람직하다. 상기 유전막(330)은 종류나 기타 공정변수에 따라 증착하는 조건이 다를 수 있는데, 대략 400~450℃의 온도 범위에서 증착하는 것이 바람직하다.Referring to FIG. 3E, a dielectric film 330 is deposited on the lower electrode 310. The dielectric film 330 may include a Ta 2 O 5 film, an SrTiO 3 (STO) film, a (Ba, Sr) TiO 3 (BST) film, a PbTiO 3 film, a Pb (Zr, Ti) O 3 (PZT) film, and SrBi. It is preferable to select from the group consisting of a 2 Ta 2 O 9 (SBT) film, a (Pb, La) (Zr, Ti) O 3 film, a Bi 4 Ti 3 O 12 film and a BaTiO 3 (BTO) film. The dielectric film 330 may have different deposition conditions depending on the type or other process variables, preferably deposited in a temperature range of about 400 ~ 450 ℃.

도 3f를 참조하면, 상기 유전막(330)을 열처리하여 결정화시킨다. 결정화 열처리 조건도 상기 유전막(330)의 종류나 기타 공정변수에 따라 다를 수 있으며, 대략 600~700℃의 온도 범위에서 열처리하는 것이 바람직하다. 보통 N2분위기에서 수행한다.Referring to FIG. 3F, the dielectric film 330 is thermally crystallized. Crystallization heat treatment conditions may also vary depending on the type of dielectric film 330 or other process variables, and heat treatment is preferably performed in a temperature range of approximately 600 to 700 ° C. Usually carried out in an N 2 atmosphere.

도 3g를 참조하면, 상기 유전막(330) 상에 상부전극(340)을 형성함으로써 캐패시터를 완성한다. 상부전극(340)은 도 3a를 참조하여 설명한 바와 같이, 하부전극(310)과 동일한 조건으로 형성할 수 있다.Referring to FIG. 3G, a capacitor is completed by forming an upper electrode 340 on the dielectric layer 330. As described above with reference to FIG. 3A, the upper electrode 340 may be formed under the same conditions as the lower electrode 310.

상기 제2 실시예의 변형된 실시예로서 유전막의 결정화 열처리 공정을 유전막을 증착한 후에 바로 행하지 않고 상부전극을 증착한 후에 수행하는 것도 가능하다.As a modified embodiment of the second embodiment, the crystallization heat treatment process of the dielectric film may be performed after the upper electrode is deposited without performing the dielectric film immediately after deposition.

도 4a와 도 4b는 각각 종래 기술에 의해 제조된 캐패시터와 본 발명에 의해 제조된 캐패시터의 전기적 특성을 나타내는 그래프들이다.4A and 4B are graphs showing electrical characteristics of a capacitor manufactured according to the prior art and a capacitor manufactured according to the present invention, respectively.

도 4a는 종래 기술에 따라 하부전극의 열처리없이 상부전극까지 형성한 후 유전막의 결정화 열처리를 행한 시편의 누설전류와 등가산화막 두께(Tox,eq)를 나타낸 그래프이다.FIG. 4A is a graph showing leakage current and equivalent oxide film thickness (Tox, eq) of a specimen subjected to crystallization heat treatment of a dielectric film after forming the upper electrode without heat treatment of the lower electrode according to the related art.

상기 시편의 제조 공정은 다음과 같다.The manufacturing process of the specimen is as follows.

하부전극은 Ru를 사용하여 200℃ 정도에서 스퍼터링 방법을 이용하여 형성하였다. 하부전극 상에 유전막을 형성하는데, (Ba,Sr)TiO3(BST)막을 사용하여 420℃ 정도에서 CVD로 증착하였다. 상부전극은 상기 하부전극과 동일한 조건으로 상기 (Ba,Sr)TiO3(BST)막 상에 형성하였다. 600℃ 정도에서 N2분위기를 써서 상기 결과물을 열처리함으로써, 상기 (Ba,Sr)TiO3(BST)막을 결정화시켰다.The lower electrode was formed using a sputtering method at about 200 ° C. using Ru. A dielectric film was formed on the lower electrode, which was deposited by CVD at about 420 ° C. using a (Ba, Sr) TiO 3 (BST) film. An upper electrode was formed on the (Ba, Sr) TiO 3 (BST) film under the same conditions as the lower electrode. The (Ba, Sr) TiO 3 (BST) film was crystallized by heat treatment of the resultant using N 2 atmosphere at about 600 ° C.

도 4b는 본 발명에 따라 응집 방지층을 이용해 하부전극의 열처리를 행한 후 유전막 증착과 결정화 열처리를 행한 시편의 누설전류와 등가산화막 두께(Tox,eq)를 나타낸 그래프이다.Figure 4b is a graph showing the leakage current and equivalent oxide film thickness (Tox, eq) of the specimen subjected to the dielectric film deposition and crystallization heat treatment after the heat treatment of the lower electrode using the anti-agglomeration layer according to the present invention.

상기 시편의 제조 공정은 다음과 같다.The manufacturing process of the specimen is as follows.

하부전극은 Ru를 사용하여 200℃ 정도에서 스퍼터링(sputtering) 방법을 이용하여 증착하였다. 상기 하부전극 상에, (Ba,Sr)TiO3(BST)막을 420℃ 정도의 온도에서 CVD로 증착함으로써 응집방지층을 형성하였다. 상기 결과물을 N2가스 분위기와 550℃ 정도의 온도에서 열처리하였다. 상기 응집방지층은 HF를 이용한 습식식각법을 써서 선택적으로 제거시켜, 상기 하부전극의 표면을 노출시켰다. 다음에, 420℃ 정도의 온도에서 CVD를 이용해 (Ba,Sr)TiO3(BST)막을 증착함으로써 상기 하부전극 상에 유전막을 형성하였다. 그리고, 600℃ 정도의 온도와 N2분위기에서 상기 결과물을 열처리함으로써, 상기 (Ba,Sr)TiO3(BST)막을 결정화시켰다. 상부전극은 상기 하부전극과 동일한 조건으로 (Ba,Sr)TiO3(BST)막 상에 형성하였다.The lower electrode was deposited using a sputtering method at about 200 ° C. using Ru. On the lower electrode, an anti-agglomeration layer was formed by depositing a (Ba, Sr) TiO 3 (BST) film by CVD at a temperature of about 420 ° C. The resultant product was heat-treated in an N 2 gas atmosphere and at a temperature of about 550 ° C. The anti-agglomeration layer was selectively removed using a wet etching method using HF to expose the surface of the lower electrode. Next, a dielectric film was formed on the lower electrode by depositing a (Ba, Sr) TiO 3 (BST) film using CVD at a temperature of about 420 ° C. The (Ba, Sr) TiO 3 (BST) film was crystallized by heat-treating the resultant at a temperature of about 600 ° C. and N 2 atmosphere. The upper electrode was formed on the (Ba, Sr) TiO 3 (BST) film under the same conditions as the lower electrode.

도 4a와 도 4b를 비교해 보면, 누설 전류 특성은 거의 비슷하지만, 종래 기술에 의해 제조된 캐패시터의 등가산화막 두께는 9.9Å인 반면, 본 발명에 의해 제조된 캐패시터의 등가산화막 두께는 6Å으로 감소되었다. 따라서, 본 발명에 따른 방법에 의한 경우에 있어서 유전 특성이 매우 향상된 것을 알 수 있다. 본 발명에따른 방법에 의하면, 하부전극의 응집 없이 전극 물질의 재배열을 유도할 수 있기 때문이다. 그리고, 유전막의 결정화 열처리시에 유전막에 인장 응력을 미치는 더 이상의 전극의 변화가 없기 때문이다.4A and 4B, the leakage current characteristics are almost similar, but the equivalent oxide film thickness of the capacitor manufactured by the prior art was 9.9 kW, whereas the equivalent oxide film thickness of the capacitor manufactured by the present invention was reduced to 6 mA. . Thus, it can be seen that the dielectric properties are greatly improved in the case of the method according to the present invention. This is because the method according to the present invention can induce rearrangement of the electrode material without aggregation of the lower electrode. This is because there is no change in the electrode that exerts tensile stress on the dielectric film during the crystallization heat treatment of the dielectric film.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.In the above, the present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and many modifications can be made by those skilled in the art within the technical idea of the present invention. Is obvious.

상술한 본 발명에 의하면, 응집 방지층을 이용하여 하부전극 열처리시에 하부전극 물질이 응집되는 것을 방지함으로써, 박막의 연속성이 끊어지는 것을 방지한다. 콘캐이브 구조의 하부전극인 경우에는 콘캐이브 내의 하부전극이 끌어올려지는 변형을 방지하며, 스택 형태의 하부전극인 경우에도 그 형상이 변형되는 것을 방지한다. 이처럼 개선된 하부전극의 열처리 공정을 이용하면, 유전막의 결정화 열처리시에 유전막에 인장 응력을 미치는 하부전극의 변형을 막을 수 있어 유전특성이 향상되는 효과를 얻을 수 있다.According to the present invention described above, the lower electrode material is prevented from being agglomerated during the lower electrode heat treatment using the anti-aggregation layer, thereby preventing the continuity of the thin film from being broken. In the case of the lower electrode of the concave structure, the lower electrode of the concave cave is prevented from being lifted up, and the shape of the lower electrode of the stack type is prevented from being deformed. By using the improved heat treatment of the lower electrode, it is possible to prevent the deformation of the lower electrode exerting a tensile stress on the dielectric film during the crystallization heat treatment of the dielectric film, thereby improving the dielectric properties.

Claims (10)

(a)반도체 기판 상에 하부전극을 형성하는 단계;(a) forming a lower electrode on the semiconductor substrate; (b)상기 하부전극 상에 하부전극의 응집을 방지하기 위한 응집 방지층을 형성하는 단계;(b) forming an aggregation preventing layer on the lower electrode to prevent aggregation of the lower electrode; (c)상기 하부전극을 열처리하는 단계;(c) heat treating the lower electrode; (d)상기 응집 방지층을 제거하는 단계;(d) removing the anti-agglomeration layer; (e)상기 하부전극 상에 유전막을 증착하는 단계;(e) depositing a dielectric film on the lower electrode; (f)상기 유전막을 열처리하여 결정화시키는 단계; 및(f) heat treating the dielectric film to crystallize it; And (g)상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.(g) forming a top electrode on the dielectric film. 제1항에 있어서,The method of claim 1, 상기 (b)단계의 응집 방지층은 SiO2막, Si3N4막, Ta2O5막, SrTiO3(STO)막, (Ba,Sr)TiO3(BST)막, PbTiO3막, Pb(Zr,Ti)O3(PZT)막, SrBi2Ta2O9(SBT)막, (Pb,La)(Zr,Ti)O3막, Bi4Ti3O12막, BaTiO3(BTO)막, RuO2막 및 유기 고분자막으로 이루어지는 군에서 선택되는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.In step (b), the anti-agglomeration layer may be a SiO 2 film, a Si 3 N 4 film, a Ta 2 O 5 film, a SrTiO 3 (STO) film, a (Ba, Sr) TiO 3 (BST) film, a PbTiO 3 film, or a Pb ( Zr, Ti) O 3 (PZT) film, SrBi 2 Ta 2 O 9 (SBT) film, (Pb, La) (Zr, Ti) O 3 film, Bi 4 Ti 3 O 12 film, BaTiO 3 (BTO) film And a RuO 2 film and an organic polymer film. 제1항에 있어서,The method of claim 1, 상기 (c)단계의 열처리 분위기는 N2가스, O2가스, H2가스, N2O가스, NO가스, NO2가스, Ar가스 및 O3가스로 이루어지는 군에서 선택되는 적어도 하나로 형성되는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.The heat treatment atmosphere of step (c) is formed of at least one selected from the group consisting of N 2 gas, O 2 gas, H 2 gas, N 2 O gas, NO gas, NO 2 gas, Ar gas and O 3 gas A method for manufacturing a capacitor of a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 (e)단계의 유전막으로는 Ta2O5막, SrTiO3(STO)막, (Ba,Sr)TiO3(BST)막, PbTiO3막, Pb(Zr,Ti)O3(PZT)막, SrBi2Ta2O9(SBT)막, (Pb,La)(Zr,Ti)O3막, Bi4Ti3O12막 및 BaTiO3(BTO)막으로 이루어지는 군에서 선택되는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.As the dielectric film of step (e), a Ta 2 O 5 film, an SrTiO 3 (STO) film, a (Ba, Sr) TiO 3 (BST) film, a PbTiO 3 film, and a Pb (Zr, Ti) O 3 (PZT) film , SrBi 2 Ta 2 O 9 (SBT) film, (Pb, La) (Zr, Ti) O 3 film, Bi 4 Ti 3 O 12 film and BaTiO 3 (BTO) film A method for manufacturing a capacitor of a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 (e)단계의 유전막의 증착은 400~450℃의 온도 범위에서 이루어지는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.The deposition of the dielectric film of step (e) is a capacitor manufacturing method of a semiconductor device, characterized in that made in the temperature range of 400 ~ 450 ℃. (a)반도체 기판 상에 트렌치를 형성하는 단계;(a) forming a trench on the semiconductor substrate; (b)상기 트렌치 내에 콘캐이브(concave) 구조의 하부전극을 형성하는 단계;(b) forming a lower electrode of a concave structure in the trench; (c)상기 하부전극 상에 하부전극의 응집을 방지하기 위한 응집 방지층을 형성하는 단계;(c) forming an aggregation preventing layer on the lower electrode to prevent aggregation of the lower electrode; (d)상기 하부전극을 열처리하는 단계;(d) heat treating the lower electrode; (e)상기 응집 방지층을 제거하는 단계;(e) removing the aggregation prevention layer; (f)상기 하부전극 상에 유전막을 증착하는 단계;(f) depositing a dielectric film on the lower electrode; (g)상기 유전막을 열처리하여 결정화시키는 단계; 및(g) crystallizing the dielectric film by heat treatment; And (h)상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.(h) forming a top electrode on the dielectric layer. 제6항에 있어서,The method of claim 6, 상기 (c)단계의 응집 방지층은 SiO2막, Si3N4막, Ta2O5막, SrTiO3(STO)막, (Ba,Sr)TiO3(BST)막, PbTiO3막, Pb(Zr,Ti)O3(PZT)막, SrBi2Ta2O9(SBT)막, (Pb,La)(Zr,Ti)O3막, Bi4Ti3O12막, BaTiO3(BTO)막, RuO2막 및 유기 고분자막으로 이루어지는 군에서 선택되는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.In step (c), the anti-agglomeration layer may be a SiO 2 film, a Si 3 N 4 film, a Ta 2 O 5 film, a SrTiO 3 (STO) film, a (Ba, Sr) TiO 3 (BST) film, a PbTiO 3 film, or a Pb ( Zr, Ti) O 3 (PZT) film, SrBi 2 Ta 2 O 9 (SBT) film, (Pb, La) (Zr, Ti) O 3 film, Bi 4 Ti 3 O 12 film, BaTiO 3 (BTO) film And a RuO 2 film and an organic polymer film. 제6항에 있어서,The method of claim 6, 상기 (d)단계의 열처리 분위기는 N2가스, O2가스, H2가스, N2O가스, NO가스, NO2가스, Ar가스 및 O3가스로 이루어지는 군에서 선택되는 적어도 하나로 형성되는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.The heat treatment atmosphere of step (d) is formed of at least one selected from the group consisting of N 2 gas, O 2 gas, H 2 gas, N 2 O gas, NO gas, NO 2 gas, Ar gas and O 3 gas A method for manufacturing a capacitor of a semiconductor device. 제6항에 있어서,The method of claim 6, 상기 (f)단계의 유전막으로는 Ta2O5막, SrTiO3(STO)막, (Ba,Sr)TiO3(BST)막, PbTiO3막, Pb(Zr,Ti)O3(PZT)막, SrBi2Ta2O9(SBT)막, (Pb,La)(Zr,Ti)O3막, Bi4Ti3O12막 및 BaTiO3(BTO)막으로 이루어지는 군에서 선택되는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.As the dielectric film of step (f), a Ta 2 O 5 film, an SrTiO 3 (STO) film, a (Ba, Sr) TiO 3 (BST) film, a PbTiO 3 film, and a Pb (Zr, Ti) O 3 (PZT) film , SrBi 2 Ta 2 O 9 (SBT) film, (Pb, La) (Zr, Ti) O 3 film, Bi 4 Ti 3 O 12 film and BaTiO 3 (BTO) film A method for manufacturing a capacitor of a semiconductor device. 제6항에 있어서,The method of claim 6, 상기 (f)단계의 유전막의 증착은 400~450℃의 온도 범위에서 이루어지는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.The deposition of the dielectric film of step (f) is a capacitor manufacturing method of a semiconductor device, characterized in that made in the temperature range of 400 ~ 450 ℃.
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