KR20020022120A - Method for forming insulator - Google Patents
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Abstract
Description
본 발명은 소자 분리막 형성 방법에 관한 것으로, 특히 에스티아이(Shallow Trench Isolation : STI) 방법 시 트랜치(Trench)를 무공공 매립하여 소자 분리막을 형성하므로 소자의 특성 및 수율을 향상시키는 소자 분리막 형성 방법에 관한 것이다.The present invention relates to a method for forming a device isolation layer, and more particularly, to a device isolation layer formation method for improving device characteristics and yields by forming a device isolation layer by filling a trench without hole in a shallow trench isolation (STI) method. will be.
종래의 소자 분리막 형성 방법은 STI 방법에 있어서, 도 1a에서와 같이, 소자 분리 영역이 정의된 반도체 기판(11)상에 제 1 산화막(12), 질화막(13)과 감광막(14)을 순차적으로 형성한다.In the conventional device isolation film forming method, in the STI method, as shown in FIG. 1A, the first oxide film 12, the nitride film 13, and the photoresist film 14 are sequentially formed on the semiconductor substrate 11 on which the device isolation region is defined. Form.
그리고, 상기 감광막(14)을 상기 소자 분리 영역 상측에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 감광막(14)을 마스크로 이용하여 상기 질화막(13), 제 1 산화막(12)과 반도체 기판(11)을 선택적 식각함으로 트랜치(15)를 형성한다.After the photosensitive film 14 is selectively exposed and developed so as to be removed only above the device isolation region, the nitride film 13 and the first oxide film 13 may be formed using the selectively exposed and developed photosensitive film 14 as a mask. 12 and the semiconductor substrate 11 are selectively etched to form the trench 15.
여기서, 상기 트랜치(15) 형성 공정 중 이온 충돌 및 식각 이온 래티클(Radical)의 반도체 기판(11)내 주입으로 상기 트랜치(15) 내벽의 반도체 기판 손상(16)이 발생된다.Here, the semiconductor substrate damage 16 on the inner wall of the trench 15 is generated by ion bombardment and implantation of an etch ion radical in the semiconductor substrate 11 during the formation of the trench 15.
도 1b에서와 같이, 상기 감광막(14)을 제거하고, 상기 트렌치(15) 내벽에 제 2 산화막(부호화 하지 않음)의 성장 및 제거 공정으로 상기 반도체 기판 손상(16)을 제거한다.As shown in FIG. 1B, the photosensitive film 14 is removed, and the semiconductor substrate damage 16 is removed by growing and removing a second oxide film (not encoded) on the inner wall of the trench 15.
여기서, 상기 제 2 산화막의 성장 및 제거 공정 대신에 등방성 화학적 플라즈마(Plasma) 식각 공정으로 상기 반도체 기판 손상(16)을 제거할 수도 있다.The semiconductor substrate damage 16 may be removed by an isotropic chemical plasma etching process instead of the growth and removal process of the second oxide layer.
그리고, 상기 트렌치(15) 내벽에 50 ∼ 150Å 두께의 제 3 산화막(17)을 성장시킨 후, 상기 제 3 산화막(17)을 포함한 전면에 라이너(Liner)층(18)을 형성한다.After the third oxide film 17 having a thickness of 50 to 150 Å is grown on the inner wall of the trench 15, a liner layer 18 is formed on the entire surface including the third oxide film 17.
여기서, 상기 제 3 산화막(17)은 상기 트렌치(15) 내벽과 후공정에서 형성 될 소자 분리 산화막 사이의 계면 트랩(Trap)을 최소화시킨다.Here, the third oxide layer 17 minimizes an interface trap between the inner wall of the trench 15 and the device isolation oxide layer to be formed in a later process.
또한, 상기 라이너층(18)은 실리콘 산화막 또는 질화막으로 형성되며 상기 제 1 산화막(12) 하부의 트렌치(15) 경계 지역(19)에서의 20 ∼ 30㎚ 이하의 공공 발생을 방지하는 역할과 후공정에서 형성 될 소자 분리 산화막의 스트레스 변화에 따른 상기 반도체 기판(11)의 영향을 완화시키고 상기 소자 분리 산화막이 OH기를 많이 포함할 경우 상기 OH기의 반도체 기판(11) 내로의 확산을 방지하는 확산방지층으로의 역할을 한다.In addition, the liner layer 18 is formed of a silicon oxide film or a nitride film and serves to prevent the generation of pores of 20 to 30 nm or less in the trench region 19 at the lower portion of the first oxide film 12. Diffusion to mitigate the influence of the semiconductor substrate 11 due to the change in stress of the device isolation oxide film to be formed in the process, and to prevent diffusion of the OH group into the semiconductor substrate 11 when the device isolation oxide film contains many OH groups. It serves as a barrier.
도 1c에서와 같이, 상기 라이너층(18)상에 소자 분리 산화막(20)을 형성한다.As shown in FIG. 1C, an isolation oxide layer 20 is formed on the liner layer 18.
이때, 상기 소자 분리 산화막(20)을 테오즈(Tetra Ethyl Ortho Silicate : TEOS)층, 에스오지(Spin On Glass : SOG)층 및 에치디피(High Density Plasma : HDP)층 중 하나의 층으로 형성한다.In this case, the device isolation oxide layer 20 is formed of one of a Tetra Ethyl Ortho Silicate (TEOS) layer, a Spin On Glass (SOG) layer, and an High Density Plasma (HDP) layer. .
또한, 상기 소자 분리 산화막(20)을 HDP층으로 형성하되 상기 HDP층상에 SOG층을 증착하고 상기 증착된 SOG층을 평탄화 공정으로 제거하는 공정을 진행한다.In addition, the device isolation oxide film 20 is formed as an HDP layer, but a SOG layer is deposited on the HDP layer, and the deposited SOG layer is removed by a planarization process.
여기서, 상기 소자 분리 산화막(20)을 화학 증착에 의해 TEOS층으로 형성할 경우, 도 2에서와 같이, 후속 공정의 스팀 분위기의 고온 열처리에 의해 트랜치 홈 정중앙부에서 증착면의 겹침에 의한 갈라진 틈(21)을 제거하는 특징이 있으나, 화학 증착의 한계로 50㎚∼ 0.2㎛의 폭을 갖는 트랜치에서 트랜치 내부에 공공(22)이 발생한다.Here, in the case where the device isolation oxide film 20 is formed as a TEOS layer by chemical vapor deposition, as shown in FIG. 2, cracks due to overlapping deposition surfaces in the central portion of the trench grooves by high temperature heat treatment in a steam atmosphere of a subsequent process, as shown in FIG. 2. Although 21 is removed, the cavity 22 is generated inside the trench in the trench having a width of 50 nm to 0.2 µm due to the limitation of chemical vapor deposition.
그리고, 상기 소자 분리 산화막(20)을 단차비 3.5 : 1 이하까지 공공이 없는 상태에서 상기 트랜치(15)를 매립할 수 있는 HDP층으로 형성할 경우 100㎚ 폭의 좁은 트랜치(15)를 공공 없이 매립할 수 있다.When the device isolation oxide film 20 is formed of an HDP layer capable of filling the trench 15 in a state in which there is no vacancy up to a step ratio of 3.5: 1 or less, a narrow trench 15 having a width of 100 nm is not formed. Can be landfilled.
즉 도 3에서와 같이, 단차비는 디자인 룰이 축소됨에 따라 급격히 증가되며, 트랜치 깊이가 250㎚인 경우에도 125㎚까지의 트랜치 폭이 기존의 트랜치 매립 방법에 의한 한계이고 소자 특성의 열화를 감수하면서 트랜치 깊이를 200㎚로 낮추어 단차비를 완화시켜도 100㎚의 트랜치 폭이 디자인 룰의 한계이다.That is, as shown in Figure 3, the step ratio is rapidly increased as the design rule is reduced, even when the trench depth is 250nm, the trench width up to 125nm is the limit by the conventional trench filling method, and suffers deterioration of device characteristics. However, even if the trench depth is reduced to 200 nm to alleviate the step ratio, the trench width of 100 nm is a limitation of the design rule.
한 예로 도 4에서와 같이, 120㎚의 트랜치 폭, 270㎚의 트랜치 깊이 및 160㎚ 두께의 제 1 산화막(12) 즉 단차비 3.73 : 1의 트랜치 홈을 갖는 구조에서 6000Å의 HDP층의 형성 공정 시, 공공(61)이 발생되고 있다.As an example, as shown in FIG. 4, a process of forming a 6000 HD HDP layer in a structure having a trench width of 120 nm, a trench depth of 270 nm, and a first oxide film 12 having a thickness of 160 nm, that is, a trench groove having a step ratio of 3.73: 1 City, public 61 is generated.
이어 상기 소자 분리 산화막(20)을 HDP/SOG층 공정으로 형성할 경우, 도 5에서와 같이, 상기 SOG층(102)의 증착 공정 전에 상기 HDP층(101) 형성 시 50㎚∼ 0.2㎛의 폭을 갖는 트랜치에 밀폐된 공공(61)이 발생되기 때문에 상기 유동성을 갖는 SOG층(102)이 공공 매립에 기여할 수 없게된다.Subsequently, when the device isolation oxide film 20 is formed by an HDP / SOG layer process, as shown in FIG. 5, a width of 50 nm to 0.2 μm when the HDP layer 101 is formed before the deposition process of the SOG layer 102 is performed. Since the closed pores 61 are generated in the trenches having the same, the SOG layer 102 having the fluidity cannot contribute to the landfilling.
도 1d에서와 같이, 상기 질화막(13)을 에치 스톱퍼(Etch Stopper)로 하여 상기 소자 분리 산화막(15)을 시엠피(Chemical Mechanical Polishing : CMP) 방법으로 상기 트렌치내에만 남으면서 평탄화 시킨다.As shown in FIG. 1D, the device isolation oxide film 15 is planarized while remaining in the trench by the chemical mechanical polishing (CMP) method using the nitride film 13 as an etch stopper.
그리고, 상기 반도체 기판(11)상에 형성된 질화막(13) 및 제 1 산화막(12)을 제거한다.The nitride film 13 and the first oxide film 12 formed on the semiconductor substrate 11 are removed.
그러나 종래의 소자 분리막 형성 방법은 다음과 같은 이유에 의해 소자의 특성 및 수율을 저하시키는 문제점이 있었다.However, the conventional device isolation film formation method has a problem of lowering the characteristics and yield of the device for the following reasons.
첫째, 소자 분리 산화막을 화학 증착에 의해 TEOS층으로 형성할 경우 화학 증착의 한계로 50㎚∼ 0.2㎛의 좁은 폭 트랜치 내부에 공공이 발생되고, 소자 분리 산화막을 HDP층으로 형성할 경우 100㎚의 디자인 룰이 한계이므로 100㎚이하의 소자 분리 구조의 트랜치 내부에 공공이 발생된다.First, when the device isolation oxide film is formed as a TEOS layer by chemical vapor deposition, pores are generated in a narrow width trench of 50 nm to 0.2 μm due to the limitation of chemical vapor deposition, and when the device isolation oxide film is formed as an HDP layer, Because of design limitations, cavities are created inside the trenches of device isolation structures below 100nm.
둘째, 소자 분리 산화막을 HDP/SOG층 공정으로 형성할 경우 상기 SOG층의 증착 공정 전에 상기 HDP층 형성 시 50㎚∼ 0.2㎛의 폭을 갖는 트랜치에 밀폐된 공공이 발생되기 때문에 상기 유동성을 갖는 SOG층이 공공 매립에 기여할 수 없다.Second, when the device isolation oxide film is formed by the HDP / SOG layer process, the SOG having the fluidity is formed because a closed cavity is formed in the trench having a width of 50 nm to 0.2 μm when the HDP layer is formed before the deposition process of the SOG layer. The floor cannot contribute to public reclamation.
셋째, 상기와 같이 소자 분리 산화막내의 트랜치 입구 및 상부에 공공이 존재하는 상태에서의 평탄화 공정으로 상기 공공이 표면으로 드러나 소자 분리 산화막 표면에 움푹패인 골이 발생되며 상기 골은 후속 게이트 전극 형성 공정 중 전도성 물질이 상기 골에 잔재하여 브리지(Bridge)를 유발하며 또한 상기 평탄화 공정 중 CMP 공정 시 스크래치(Scratch)가 발생된다.Third, as described above, a planarization process in which a hole exists in the trench inlet and the upper portion of the device isolation oxide film is revealed to the surface, so that a depression in the surface of the device isolation oxide film is generated, and the valley is formed during the subsequent gate electrode formation process. A conductive material remains in the valleys to cause a bridge, and scratches are generated during the CMP process during the planarization process.
셋째, 소자 분리 산화막을 HDP층 공정으로 형성할 경우, 50㎚∼ 0.2㎛의 좁은 폭 트랜치 이외의 넓은 소자 형성 지역상에 상기 HDP층이 선모양으로 높게 형성된 것에 의한 큰 단차가 발생된 후에는 상기 HDP층의 특성상 단순한 리플로우(Reflow) 에치백(Etch back) 공정만으로는 완전 평탄화가 되지 않아, CMP 공정을 사용하여 평탄화한다.Third, when the element isolation oxide film is formed by the HDP layer process, after a large step is generated due to the high HDP layer being formed in a line shape on a wide element formation region other than the narrow width trench of 50 nm to 0.2 µm, Due to the nature of the HDP layer, a simple reflow etch back process is not completely planarized, and is planarized using a CMP process.
넷째, 소자 분리 산화막을 SOG층으로 형성할 경우, 상기 SOG층이 절연막으로 적합한 수준의 밀도를 얻기 위한 고온 열치리 과정 중의 수축 및 그 수축으로 인한 스트레스 변화가 50㎚∼ 0.2㎛의 좁은 폭 트랜치가 형성된 반도체 기판내에 결정 결함을 유발하므로 단층 발생에 의한 소자의 기능상실 및 리프레쉬(Refresh)특성이 저하된다.Fourth, when the device isolation oxide film is formed of an SOG layer, the SOG layer shrinks during the high temperature thermal treatment process to obtain a suitable level of density as an insulating film, and the stress variation due to the shrinkage is 50 nm to 0.2 μm. Since crystal defects are caused in the formed semiconductor substrates, functional loss and refresh characteristics of the device due to the occurrence of a single layer are reduced.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 100nm 이하의 디자인 룰을 갖는 반도체 소자를 제조함에 있어서 종횡비 3.5 : 1 이상의 고단차비 STI 구조의 트랜치를 무공공 매립하는 방법으로, 트랜치 매립 시 50㎚∼ 0.2㎛의 좁은 폭 트랜치에서 공공이 발생하기 직전에 HDP-CVD막을 증착하고 상기 트랜치 상부의 HDP-CVD막 표면의 홈 부위를 연화점 이상에서 점성 유동을 갖는 희생막을 증착하여 트랜치를 무공공으로 매립하고 상기 HDP-CVD막과 희생막을 CMP 대신에 에치백 공정에 의해 평탄화 및 제거하는 소자 분리막 형성 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems. In manufacturing a semiconductor device having a design rule of 100 nm or less, a method of buried a hole of a high step ratio STI structure having an aspect ratio of 3.5: 1 or more is provided in a manner of 50 nm when filling a trench. Deposit the HDP-CVD film immediately before the voids are generated in the narrow trench of 0.2 μm, and deposit the sacrificial film with viscous flow above the softening point in the groove portion of the surface of the HDP-CVD film above the trench to fill the trench into the air hole. The purpose of the present invention is to provide a device isolation film forming method for planarizing and removing the HDP-CVD film and the sacrificial film by an etch back process instead of CMP.
도 1a 내지 도 1d는 종래의 소자 분리막 형성 방법을 나타낸 공정 단면도1A to 1D are cross-sectional views illustrating a conventional method of forming a device isolation layer.
도 2는 종래의 소자 분리 산화막으로 TEOS층이 증착된 형상을 나타낸 구조 단면도2 is a cross-sectional view showing a structure in which a TEOS layer is deposited with a conventional device isolation oxide film;
도 3은 종래의 소자 분리 산화막인 HDP층의 트랜치 매립 방법의 한계를 나타낸 도면3 is a view showing the limitation of the trench filling method of the HDP layer which is a conventional device isolation oxide film.
도 4는 종래의 소자 분리 산화막인 HDP층의 트랜치 매립 시 공공이 발생된 형상을 나타낸 사진도4 is a photograph showing a shape in which a cavity is generated when a trench is buried in the HDP layer, which is a conventional device isolation oxide film.
도 5는 종래의 소자 분리 산화막인 HDP/SOG층의 트랜치 매립 시 공공이 발생된 형상을 나타낸 단면도FIG. 5 is a cross-sectional view illustrating a cavity in which trenches are formed in the HDP / SOG layer, which is a conventional device isolation oxide film.
도 6a 내지 도 6e는 본 발명의 실시 예에 따른 소자 분리막 형성 방법을 나타낸 공정 단면도6A through 6E are cross-sectional views illustrating a method of forming an isolation layer according to an embodiment of the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
31 : 반도체 기판 32 : 제 1 산화막31 semiconductor substrate 32 first oxide film
33 : 질화막 34 : 트랜치33: nitride film 34: trench
35 : 열산화막 36 : 라이너층35: thermal oxide film 36: liner layer
37 : 제 4 산화막 38 : 제 2 감광막37: fourth oxide film 38: second photosensitive film
39 : SOG층39: SOG layer
본 발명의 소자 분리막 형성 방법은 소자 분리 영역이 정의된 기판상에 제 1 패드층을 형성하는 단계, 상기 소자 분리 영역의 제 1 패드층과 기판을 선택 식각하여 다수개의 제 1 트랜치들 및 50㎚∼ 0.2㎛의 좁은 폭을 갖는 다수개의 제 2 트랜치들을 형성하는 단계, 상기 제 1, 제 2 트랜치들을 포함한 전면에 제 2 패드층을 형성하는 단계, 상기 제 2 패드층상에 상기 기판 표면보다 높으며 상기 제 2 트랜치에 밀폐된 공공이 발생되기 직전까지의 두께만큼 소자 분리 절연막을 형성하는 단계, 상기 제 1 트랜치 주변의 활성 영역 상측 소자 분리 절연막을 선택 제거하는 단계, 상기 소자 분리 절연막상에 점성 유동 특성을 가지는 절연막을 형성하는 단계 및 상기 제 1 패드층을 식각 종말점으로 하는 에치백 공정에 의해 상기 절연막을 제거하고 상기 소자 분리 절연막을 평탄화 한 후, 상기 제 1 패드층을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.The method of forming a device isolation layer of the present invention includes forming a first pad layer on a substrate on which a device isolation region is defined, and selectively etching the first pad layer and the substrate of the device isolation region to form a plurality of first trenches and 50 nm. Forming a plurality of second trenches having a narrow width of ˜0.2 μm, forming a second pad layer on the front surface including the first and second trenches, being above the substrate surface on the second pad layer and Forming a device isolation insulating film having a thickness up to immediately before generation of an airtight cavity in the second trench, selectively removing the device isolation insulating film over the active region around the first trench, and forming a viscous flow characteristic on the device isolation insulating film. Forming the insulating film having an insulating layer and removing the insulating film by an etch back process using the first pad layer as an etch end After flattening the smoke, characterized by the yirueojim including the step of removing the first pad layer.
상기와 같은 본 발명에 따른 소자 분리막 형성 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings a preferred embodiment of the device isolation film forming method according to the present invention as follows.
본 발명의 실시 예에 따른 소자 분리막 형성 방법은 STI 방법에 있어서, 도 6a에서와 같이, 소자 분리 영역이 정의된 반도체 기판(31)상에 50 ∼ 150Å 두께의 제 1 산화막(32), 900 ∼ 1500Å 두께의 질화막(33)과 제 1 감광막(도시하지 않음)을 순차적으로 형성한 다음, 상기 제 1 감광막을 상기 소자 분리 영역 상측에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 이용하여 상기 질화막(33), 제 1 산화막(32)과 반도체 기판(31)을 비등방성 플라즈마 식각 방법에 의해 선택 식각함으로 상기 반도체 기판(31) 표면으로부터 1500 ∼ 2800Å깊이의 다수개의 트랜치(34)들을 형성한 다음, 상기 제 1 감광막을 제거한다.In the method of forming an isolation layer according to an embodiment of the present invention, in the STI method, as shown in FIG. After forming a nitride film 33 and a first photosensitive film (not shown) having a thickness of 1500 Å in sequence, the first photosensitive film is selectively exposed and developed to be removed only above the device isolation region, and then selectively exposed and developed. Using the first photosensitive film as a mask, the nitride film 33, the first oxide film 32, and the semiconductor substrate 31 are selectively etched by an anisotropic plasma etching method to provide a depth of 1500 to 2800 μs from the surface of the semiconductor substrate 31. After the plurality of trenches 34 are formed, the first photoresist film is removed.
여기서, 상기 트랜치(34) 형성 공정 중 이온 충돌 및 식각 이온 래티클의 반도체 기판(31)내 주입으로 상기 트랜치(34) 내벽의 반도체 기판 손상이 발생되므로 상기 반도체 기판 손상을 제거하기 위해 상기 트렌치(34) 내벽에 제 2 산화막(부호화 하지 않음)의 성장 및 제거 공정을 한다.Here, since the damage of the semiconductor substrate on the inner wall of the trench 34 is caused by ion collision and implantation of the etching ion lattice in the semiconductor substrate 31 during the formation of the trench 34, the trench ( 34) A second oxide film (not encoded) is grown and removed on the inner wall.
상기 제 2 산화막의 성장 및 제거 공정 대신에 등방성 화학적 플라즈마 식각 공정으로 상기 반도체 기판 손상을 제거할 수도 있다.Instead of the growth and removal process of the second oxide layer, damage to the semiconductor substrate may be removed by an isotropic chemical plasma etching process.
그리고, 상기 트랜치(34)들을 포함한 전면에 열산화 공정을 하여 상기 트랜치(35) 표면상에 20 ∼ 70Å 두께의 제 3 산화막(35)을 성장시키고, 상기 제 3 산화막(35)을 포함한 질화막(33)상에 20 ∼ 80Å 두께의 라이너층(36)을 형성한다.Then, a thermal oxidation process is performed on the entire surface including the trenches 34 to grow a third oxide film 35 having a thickness of 20 to 70 상 에 on the surface of the trench 35, and a nitride film including the third oxide film 35 ( A liner layer 36 having a thickness of 20 to 80 mm 3 is formed on the layer 33).
여기서, 상기 제 3 산화막(35)은 상기 트렌치(34) 내벽과 후공정에서 형성 될 소자 분리 산화막 사이의 계면 트랩을 최소화시킨다.Here, the third oxide layer 35 minimizes the interface trap between the inner wall of the trench 34 and the device isolation oxide layer to be formed in a later process.
또한, 상기 라이너층(36)은 실리콘 산화막 또는 질화막으로 형성되며 상기 제 1 산화막(32) 하부의 트렌치(34) 경계 지역에서의 20 ∼ 30㎚ 이하의 공공 발생을 방지하는 역할과 후공정에서 형성 될 소자 분리 산화막의 스트레스 변화에 따른 상기 반도체 기판(31)의 영향을 완화시키고 상기 소자 분리 산화막이 OH기를 많이 포함할 경우 상기 OH기의 반도체 기판(31) 내로의 확산을 방지하는 확산방지층으로의 역할을 한다.In addition, the liner layer 36 is formed of a silicon oxide film or a nitride film, and serves to prevent the generation of pores of 20 to 30 nm or less in the boundary region of the trench 34 below the first oxide film 32 and in a later process. To reduce the influence of the semiconductor substrate 31 due to the stress change of the device isolation oxide film to be prevented, and to prevent the diffusion of the OH group into the semiconductor substrate 31 when the device isolation oxide film contains a large number of OH groups Play a role.
도 6b에서와 같이, 상기 라이너층(36)상에 고밀도 플라즈마(Plasma)를 사용하여 1800 ∼ 3500Å 두께의 제 4 산화막(37)을 형성한다.As shown in FIG. 6B, a fourth oxide film 37 having a thickness of 1800 to 3500 Å is formed on the liner layer 36 using a high density plasma.
이때, 상기 제 4 산화막(37)의 형성 공정 시, 상기 트랜치(34)들 중 넓은 트랜치(A)와 50㎚∼ 0.2㎛의 좁은 폭을 갖는 좁은 트랜치(B) 상부의 제 4 산화막(37) 높이가 상기 반도체 기판(31) 표면보다 높으면서 상기 좁은 트랜치(B) 상부에서 상기 제 4 산화막(37)의 증착된 형상 중 골짜기 지역(C)의 하단부에 공공 형성 직전의 홈(D)을 갖아 밀폐된 공공이 발생되기 전의 두께로 상기 제 4 산화막(37)을 형성한다.At this time, during the formation process of the fourth oxide film 37, the fourth oxide film 37 above the narrow trench B having a wide trench A and a narrow width of 50 nm to 0.2 μm among the trenches 34. The height of the semiconductor substrate 31 is higher than the surface of the narrow trench B, and the grooved portion D immediately before the cavity is formed in the lower end of the valley region C in the deposited shape of the fourth oxide film 37. The fourth oxide film 37 is formed to a thickness before the formed voids are generated.
도 6c에서와 같이, 상기 제 4 산화막(37)상에 제 2 감광막(38)을 도포하고, 상기 제 2 감광막(38)을 상기 좁은 트랜치(B) 이외의 넓은 활성 영역의 질화막(33)상에서만 제거되도록 선택적으로 노광 및 현상한다.As shown in FIG. 6C, a second photosensitive film 38 is coated on the fourth oxide film 37, and the second photosensitive film 38 is coated on the nitride film 33 in a wide active region other than the narrow trench B. It is selectively exposed and developed to remove only.
그리고 상기 선택적으로 노광 및 현상된 제 2 감광막(38)을 마스크로 상기 고밀도 플라즈마 증착 특성에 의해 산 모양으로 높게 증착된 제 4 산화막(37)을 상기 질화막(33)에 대한 고 선택비를 갖는 플라즈마 반응성 이온 식각에 의해 선택 제거한다.In addition, a plasma having a high selectivity with respect to the nitride film 33 may be formed by depositing the fourth oxide film 37 which is highly deposited in an acid shape by the high density plasma deposition characteristic using the selectively exposed and developed second photosensitive film 38 as a mask. Selective removal by reactive ion etching.
도 6d에서와 같이, 상기 제 2 감광막(38)을 제거하고, 상기 노출된 질화막(33)을 포함한 전면에 3000 ∼ 8000Å 두께의 SOG층(39)을 형성한다.As shown in FIG. 6D, the second photosensitive film 38 is removed, and an SOG layer 39 having a thickness of 3000 to 8000 Å is formed on the entire surface including the exposed nitride film 33.
그리고, 상기 SOG층(39)을 솔벤트(Solvent) 제거 및 막질 경화를 위한 베이킹(Baking) 공정을 한 후, 연화 온도 이상 녹는점 이하의 온도에서 리플로우(Reflow) 공정을 진행한다.Then, the SOG layer 39 is subjected to a baking process for solvent removal and film hardening, and then a reflow process is performed at a temperature higher than the melting point or lower than the melting point.
여기서, 상기 SOG층(39)은 에스오피(Spin On Polymer : SOP)층과 에스오알(Spin On Resist : SOR)층과 같이 연화 온도 이상에서 점성 유동 특성을 가지므로, 상기 SOG층(39)의 형성 및 리플로우 공정 중의 점성 유동 상태에서 표면에너지를 최소화하려는 구동력에 의하여 상기 SOG층(39)의 국부적인 평탄화가 이루어진다.Here, the SOG layer 39 has a viscous flow characteristic above the softening temperature, such as a spin on polymer (SOP) layer and a spin on resist (SOR) layer, so that the SOG layer 39 Localized planarization of the SOG layer 39 is achieved by driving forces to minimize surface energy in viscous flow conditions during the formation and reflow process.
그리고, 상기 SOG층(39) 대신에 화학 증착법에 의한 비피에스지(Boron Phosphor Silicate Glass : BPSG), 피에스지(Phosphor Silicate Glass : PSG) 및 비피지에스지(Boron Phosphor Germanium Silicate Glass : BPGSG)과 같은 실리카 유리막, 유리질 형성 졸겔(Sol-Gel) 물질 및 폴리머 물질 중 하나의 층으로 증착할 수도 있다.Instead of the SOG layer 39, silica such as BPSG (Boron Phosphor Silicate Glass: BPSG), Phosphor Silicate Glass (PSG), and BPGSG (Boron Phosphor Germanium Silicate Glass: BPGSG) may be used. It may be deposited with one layer of a glass film, a glass-forming Sol-Gel material, or a polymeric material.
이어, 상기 SOG층(39)에는 실록센(Siloxane)과 수소화 실세스퀴옥션(Hydrogen Silsesquioxane)과 같은 물질이 있으며 상기 SOP층에는 메칠(Methyl) 실록센과 메칠-실세스퀴옥션과 같은 물질이 있다.Subsequently, the SOG layer 39 includes materials such as siloxane and hydrogenated silsesquioxane, and the SOP layer includes materials such as methyl siloxane and methyl-silsesqui auction. .
또한, 상기 실록센을 SiH4와 H2O2를 소스(Source) 가스로 하는 CVD 방법으로 증착할 수 있으며 상기 SOG층(39)과 동일한 물성을 가진다.In addition, the siloxane may be deposited by a CVD method using SiH 4 and H 2 O 2 as a source gas, and have the same physical properties as those of the SOG layer 39.
도 6e에서와 같이, 상기 질화막(33)을 식각 종말점으로 0.95 : 1 ∼ 1.05 : 1의 상기 SOG층(39)과 제 4 산화막(37)에 대한 선택비를 갖으며 20 : 1 ∼ 30 : 1의 상기 제 4 산화막(37)과 질화막(33)에 대한 선택비를 갖는 에치백 공정에 의해 상기 SOG층(39)을 제거하고 상기 제 4 산화막(37)을 평탄화 한다.As shown in FIG. 6E, the nitride film 33 has an selectivity ratio between the SOG layer 39 and the fourth oxide film 37 of 0.95: 1 to 1.05: 1 as an etching end point, and has a ratio of 20: 1 to 30: 1. The SOG layer 39 is removed and the fourth oxide film 37 is planarized by an etch back process having a selectivity ratio between the fourth oxide film 37 and the nitride film 33.
도 6f에서와 같이, 상기 제 2 산화막(32)과 질화막(33)을 제거한다.As shown in FIG. 6F, the second oxide film 32 and the nitride film 33 are removed.
본 발명의 소자 분리막 형성 방법은 100nm 이하의 디자인 룰을 갖는 반도체소자를 제조함에 있어서 종횡비 3.5 : 1 이상의 고단차비 STI 구조의 트랜치를 무공공 매립하는 방법으로, 트랜치 매립 시 트랜치 홈에서 공공이 발생하기 직전에 HDP-CVD막을 증착하고 좁은 폭을 갖는 트랜치 이외의 넓은 활성 영역의 HDP-CVD막을 에치백 공정으로 선택 제거하여 단차를 완화하며 상기 트랜치 상부의 HDP-CVD막 표면의 홈 부위를 연화점 이상에서 점성 유동을 갖는 희생막을 증착하여 트랜치를 무공공 매립하므로, 종래의 공공에 의한 소자 분리 산화막 표면에 움푹패인 골에 전도성 물질이 잔재하여 유발되는 브리지를 방지하며 또한 종래의 소자 분리 산화막을 SOG층으로 형성할 경우의 단층 발생을 방지하므로 소자의 특성 및 수율을 향상시키는 효과가 있다.In the method of forming a device isolation layer of the present invention, a method of manufacturing a semiconductor device having a design rule of 100 nm or less is a method of emptying a trench having a high aspect ratio STI structure having an aspect ratio of 3.5: 1 or more. Just before the deposition of the HDP-CVD film, the HDP-CVD film of the wide active area other than the narrow trench is selectively removed by an etch back process to reduce the step, and the groove portion of the surface of the HDP-CVD film on the trench above the softening point By depositing a sacrificial film having a viscous flow, the trench is buried without pores, thereby preventing bridges caused by conductive material remaining in recesses in the surface of the device isolation oxide film due to the conventional voids. Since the occurrence of a tomography is prevented when forming, there is an effect of improving the characteristics and yield of the device.
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