KR20020015819A - Bit line precharge circuit - Google Patents

Bit line precharge circuit Download PDF

Info

Publication number
KR20020015819A
KR20020015819A KR1020000048936A KR20000048936A KR20020015819A KR 20020015819 A KR20020015819 A KR 20020015819A KR 1020000048936 A KR1020000048936 A KR 1020000048936A KR 20000048936 A KR20000048936 A KR 20000048936A KR 20020015819 A KR20020015819 A KR 20020015819A
Authority
KR
South Korea
Prior art keywords
bit line
bit
nmos transistor
line
drain
Prior art date
Application number
KR1020000048936A
Other languages
Korean (ko)
Inventor
이준표
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000048936A priority Critical patent/KR20020015819A/en
Publication of KR20020015819A publication Critical patent/KR20020015819A/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

Landscapes

  • Dram (AREA)

Abstract

PURPOSE: A bit line precharge circuit is provided, which reduces internal power supply lines and also supplies a stable power by precharging a bit line using a cell plate voltage. CONSTITUTION: A bit line(BL) and a bit bar line(/BL) are connected to a source and a drain of one side of the first and the second NMOS transistor(21,22), where a cell plate voltage(VPLT) is applied to their source and drain of another side in common. And a source and a drain of the third NMOS transistor(23) are connected to gates of the first and the second NMOS transistor in common and also are connected to the bit line and the bit bar line. A sense amp(24) is connected to the bit line and the bit bar line and amplifies the bit line pair. A gate of the fourth NMOS transistor(25) is connected to a word line(WL) and its source is connected to the bit line. And a capacitor(26) is connected to one side of the drain of the fourth NMOS transistor and the cell plate voltage(VPLT) is applied to another side of the capacitor. And a precharge and equalizing signal(PRE) is applied to the first and the second and the third NMOS transistor in common. That is, the bit line is precharged using VPLT.

Description

비트라인 프리차지 회로{bit line precharge circuit}Bit line precharge circuit

본 발명은 비트라인 프리차지(Bit Line Pre Charge) 회로에 관한 것으로, 특히 내부 전원 배선을 줄임과 동시에 안정적으로 전원을 공급하는데 적당한 비트라인 프리차지 회로에 관한 것이다.The present invention relates to a bit line precharge circuit, and more particularly, to a bit line precharge circuit suitable for stably supplying power while reducing internal power wiring.

일반적으로 비트라인(BL)과 비트바라인(/BL) 사이에 전압차가 존재하지 않아 프리차지 전압을 그대로 기준(Reference) 전압으로 사용할 수 없어서 별도의 기준전압 발생회로(일반적으로 더미 셀(Dummy Cell)과 더미 워드라인(Dummy Word Line))를 구성하거나 VDD 레벨로 재생해 주는 재생(Restore) 회로가 필요하다.In general, since there is no voltage difference between the bit line BL and the bit bar line / BL, the precharge voltage cannot be used as a reference voltage, so a separate reference voltage generation circuit (usually a dummy cell ), And a restore circuit for constructing a dummy word line and reproducing at a VDD level is required.

이하, 첨부된 도면을 참고하여 종래의 비트라인 프리차지 회로를 설명하면 다음과 같다.Hereinafter, a conventional bit line precharge circuit will be described with reference to the accompanying drawings.

도 1은 종래의 비트라인 프리차지 회로를 나타낸 회로도이다.1 is a circuit diagram illustrating a conventional bit line precharge circuit.

도 1에 도시한 바와 같이, 일방향으로 형성된 한 쌍의 비트라인(BL)과 비트바라인(/BL)에 일측의 소오스와 드레인이 각각 연결되고 타측의 소오스와 드레인에 공통으로 비트라인 레퍼런스 전압(VBLR)이 인가되는 제 1, 제 2 NMOS 트랜지스터(11,12)와, 상기 제 1, 2 NMOS 트랜지스터(11,12)의 게이트와 공통으로 연결되는 소오스와 드레인이 각각 비트라인(BL)과 비트바라인(/BL)에 연결되는 제 3 NMOS 트랜지스터(13)와, 상기 비트라인(BL)과 비트바라인(/BL)에 연결되어 비트라인쌍(BL,/BL)을 증폭하는 센스 앰프(Sense Amp)(14)와, 상기 비트라인(BL) 및 비트바라인(/BL)에 직교하는 방향으로 형성된 워드라인(WL)에 게이트가 연결되고 비트라인(BL)에 소오스가 연결되는 제 4 NMOS 트랜지스터(15)와, 상기 제 4 NMOS 트랜지스터(15)의 드레인에 일측이 연결되고 타측에 셀 플레이트(Cell plate) 전압(VPLT)이 인가되는 캐패시터(16)를 포함하여 구성된다.As shown in FIG. 1, a source and a drain of one side are connected to a pair of bit lines BL and a bit bar line / BL formed in one direction, respectively, and a bit line reference voltage (common to the source and the drain of the other side) The first and second NMOS transistors 11 and 12 to which the VBLR is applied, and the source and the drain which are commonly connected to the gates of the first and second NMOS transistors 11 and 12 are respectively a bit line BL and a bit. A third NMOS transistor 13 connected to the barine / BL, and a sense amplifier connected to the bit line BL and the bit bar line / BL to amplify the pair of bit lines BL and / BL. A fourth gate having a gate connected to the sense amp 14 and a word line WL formed in a direction orthogonal to the bit line BL and the bit bar line / BL, and a source connected to the bit line BL. One side is connected to the NMOS transistor 15 and the drain of the fourth NMOS transistor 15, and the other side is a cell plate. Is configured to pressure (VPLT) a capacitor (16) is applied.

여기서 상기 제 1, 제 2, 제 3 NMOS 트랜지스터(11,12,15)의 게이트에는 공통으로 프리 차지 및 이퀄라이징(Equalizing) 신호(PRE)가 인가된다.Here, the precharge and equalizing signals PRE are commonly applied to the gates of the first, second, and third NMOS transistors 11, 12, and 15.

한편, 종래의 비트라인 프리차지 회로는 센스 앰프(14)에서 증폭된 비트라인쌍(BL,/BL)을 외부전원의 절반 수준(1/2VDD)으로 프리차지 시키기 위해서 따로 내부 전원을 생성시켜 사용한다.Meanwhile, the conventional bit line precharge circuit generates and uses an internal power supply separately to precharge the bit line pairs BL and / BL amplified by the sense amplifier 14 to half level (1 / 2VDD) of the external power supply. do.

그리고 셀 플레이트 전압(VPLT)도 마찬가지로 따로 내부 전원을 생성시켜 사용하고 있다.The cell plate voltage VPLT is also generated and used separately.

상기와 같이 구성된 종래의 비트라인 프리차지 회로는 SDRAM에서 프리차지 컴맨드(Pre Charge Command)를 받으려면(PRE가 "H") 비트라인(BL)과 비트바라인(/BL)을 VBLR(Bile Line reference Voltage) 레벨로 일치시키는 프리차지 동작을 하게 된다.In the conventional bit line precharge circuit configured as described above, in order to receive a precharge command from the SDRAM (PRE is "H"), the bit line BL and the bit bar line / BL are VBLR (Bile Line). Precharge operation to match the reference voltage) level.

그러나 상기와 같은 종래의 비트라인 프리차지 회로에 있어서 다음과 같은 문제점이 있었다.However, the above-described conventional bit line precharge circuits have the following problems.

즉, 비트라인쌍을 외부 전원의 절반 수준으로 프리차지 시키기 위해 별도로 내부 전원을 생성하여 사용하고, 셀 플레이트 전압도 별도로 내부 전원을 생성시켜 사용해야 한다.That is, an internal power source must be generated separately to precharge the bit line pair to half the level of the external power source, and a cell plate voltage must also be generated and used separately.

따라서 별도로 내부 전원을 생성시킴으로서 내부 전원 배선이 많고, 전원 공급이 불규칙하다.Therefore, by generating internal power separately, there are many internal power wires, and the power supply is irregular.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 셀 플레이트 전압을 사용하여 비트라인을 프리차지 시킴으로서 내부 전원 배선을 줄임과 동시에 안정적인 전원을 공급하도록 한 비트라인 프리차지 회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems. The present invention provides a bit line precharge circuit for supplying stable power while simultaneously reducing internal power wiring by precharging a bit line using a cell plate voltage. There is a purpose.

도 1은 종래의 비트라인 프리차지 회로를 나타낸 회로도1 is a circuit diagram illustrating a conventional bit line precharge circuit.

도 2는 본 발명에 의한 비트라인 프리차지 회로를 나타낸 회로도2 is a circuit diagram illustrating a bit line precharge circuit according to the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

21 : 제 1 NMOS 트랜지스터 22 : 제 2 NMOS 트랜지스터21: first NMOS transistor 22: second NMOS transistor

23 : 제 3 NMOS 트랜지스터 24 : 센스 앰프23: third NMOS transistor 24: sense amplifier

25 : 제 4 NMOS 트랜지스터 26 : 캐패시터25: fourth NMOS transistor 26: capacitor

상기와 같은 목적을 달성하기 위한 본 발명에 의한 비트라인 프리차지 회로는 일방향으로 형성된 한 쌍의 비트라인과 비트바라인에 일측의 소오스와 드레인이각각 연결되고 타측의 소오스와 드레인에 공통으로 셀 플레이트 전압이 인가되는 제 1, 제 2 NMOS 트랜지스터와, 상기 제 1, 2 NMOS 트랜지스터의 게이트와 공통으로 연결되는 소오스와 드레인이 각각 비트라인과 비트바라인에 연결되는 제 3 NMOS 트랜지스터와, 상기 비트라인과 비트바라인에 연결되어 비트라인쌍을 증폭하는 센스 앰프와, 상기 비트라인 및 비트바라인에 직교하는 방향으로 형성된 워드라인에 게이트가 연결되고 비트라인에 소오스가 연결되는 제 4 NMOS 트랜지스터와, 상기 제 4 NMOS 트랜지스터의 드레인에 일측이 연결되고 타측에 셀 플레이트 전압이 인가되는 캐패시터를 포함하여 구성됨을 특징으로 한다.In order to achieve the above object, a bit line precharge circuit according to the present invention has a source and a drain of one side connected to a pair of bit lines and a bit bar line formed in one direction, and a cell plate in common to the source and the drain of the other side. A first NMOS transistor to which a voltage is applied, a third NMOS transistor having a source and a drain commonly connected to gates of the first and second NMOS transistors, respectively, connected to a bit line and a bit bar line, and the bit line And a sense amplifier connected to the bit bar line and amplifying the pair of bit lines, a fourth NMOS transistor having a gate connected to a word line formed in a direction orthogonal to the bit line and the bit bar line, and a source connected to the bit line; And a capacitor having one side connected to the drain of the fourth NMOS transistor and a cell plate voltage applied to the other side. Characterized in that configured.

이하, 첨부된 도면을 참고하여 본 발명에 의한 비트라인 프리차지 회로를 상세히 설명하면 다음과 같다.Hereinafter, a bit line precharge circuit according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 의한 비트라인 프리차지 회로를 나타낸 회로도이다.2 is a circuit diagram illustrating a bit line precharge circuit according to the present invention.

도 2에 도시한 바와 같이, 일방향으로 형성된 한 쌍의 비트라인(BL)과 비트바라인(/BL)에 일측의 소오스와 드레인이 각각 연결되고 타측의 소오스와 드레인에 공통으로 셀 플레이트 전압(VPLT)이 인가되는 제 1, 제 2 NMOS 트랜지스터(21,22)와, 상기 제 1, 2 NMOS 트랜지스터(21,22)의 게이트와 공통으로 연결되는 소오스와 드레인이 각각 비트라인(BL)과 비트바라인(/BL)에 연결되는 제 3 NMOS 트랜지스터(23)와, 비트라인(BL)과 비트바라인(/BL)에 연결되어 비트라인쌍(BL,/BL)을 증폭하는 센스 앰프(Sense Amp)(24)와, 상기 비트라인(BL) 및 비트바라인(/BL)에 직교하는 방향으로 형성된 워드라인(WL)에 게이트가 연결되고 비트라인(BL)에 소오스가 연결되는 제 4 NMOS 트랜지스터(25)와, 상기 제 4NMOS 트랜지스터(25)의 드레인에 일측이 연결되고 타측에 셀 플레이트(Cell plate) 전압(VPLT)이 인가되는 캐패시터(26)를 포함하여 구성된다.As shown in FIG. 2, a source and a drain of one side are connected to a pair of bit lines BL and a bitbar line / BL formed in one direction, respectively, and the cell plate voltage VPLT is common to the source and the drain of the other side. ) Are applied to the first and second NMOS transistors 21 and 22 and the source and the drain connected in common to the gates of the first and second NMOS transistors 21 and 22, respectively. Sense Amp connected to the third NMOS transistor 23 connected to the in / BL, and connected to the bit line BL and the bit bar line / BL to amplify the pair of bit lines BL and / BL. 24 and a fourth NMOS transistor having a gate connected to a word line WL formed in a direction orthogonal to the bit line BL and the bit bar line / BL, and a source connected to the bit line BL. And one side of the drain of the fourth NMOS transistor 25 and a cell plate voltage VPLT of the other side of the fourth NMOS transistor 25. It is configured to include a capacitor 26, which is.

여기서 상기 제 1, 제 2, 제 3 NMOS 트랜지스터(21,22,25)의 게이트에는 공통으로 프리 차지 및 이퀄라이징(Equalizing) 신호(PRE)가 인가된다.Here, the precharge and equalizing signals PRE are commonly applied to the gates of the first, second, and third NMOS transistors 21, 22, and 25.

즉, 본 발명은 비트라인을 프리차지 하기 위하여 종래와 같이 VBLR 전압을 사용하지 않고 VPLT를 이용하여 비트라인을 프리차지한다.That is, the present invention precharges the bit line using VPLT without using the VBLR voltage as in the prior art to precharge the bit line.

상기와 같이 구성된 본 발명에 의한 비트라인 프리차지 회로는 센스 앰프(24)에 의해 증폭된 비트라인쌍(BL,/BL)을 외부전원의 절반 수준(1/2VDD)으로 프리차지 시키기 위해서 셀 플레이트 전압을 사용한다.The bit line precharge circuit according to the present invention configured as described above has a cell plate for precharging the bit line pair BL, / BL amplified by the sense amplifier 24 to half level (1 / 2VDD) of the external power supply. Use voltage.

즉, SDRAM에서 프리차지 컴맨드를 받으면(PRE가 "H") 비트라인(BL)과 비트바라인(/BL)을 VPLT 레벨로 일치시키는 프리차지 동작을 하게 된다.That is, when the precharge command is received in the SDRAM (PRE is "H"), the precharge operation of matching the bit line BL and the bit bar line / BL to the VPLT level is performed.

이상에서 설명한 바와 같이 본 발명에 의한 비트라인 프리차지 회로는 다음과 같은 효과가 있다.As described above, the bit line precharge circuit according to the present invention has the following effects.

첫째, VPLT를 이용하여 비트라인 프리차지 전원과 셀 플레이트 전원으로 동시에 사용함으로 내부 전원 배선을 줄일 수 있다.First, internal power wiring can be reduced by using VPLT as a bit line precharge power supply and a cell plate power supply at the same time.

둘째, VPLT는 수 많은 캐패시터 셀(Capacitor cell)에 연결되어 있기 때문에 전원의 흔들림이 없고 안정적이다.Second, since the VPLT is connected to many capacitor cells, the power supply is stable and stable.

그러므로 비트라인 프리차지할 때 비트라인의 흔들림을 상대적으로 작게 할 수 있다.Therefore, when the bit line is precharged, the shake of the bit line can be made relatively small.

Claims (1)

일방향으로 형성된 한 쌍의 비트라인과 비트바라인에 일측의 소오스와 드레인이 각각 연결되고 타측의 소오스와 드레인에 공통으로 셀 플레이트 전압이 인가되는 제 1, 제 2 NMOS 트랜지스터와,First and second NMOS transistors having a source and a drain of one side connected to a pair of bit lines and a bit bar line formed in one direction, and a cell plate voltage applied to the source and the drain of the other side in common; 상기 제 1, 2 NMOS 트랜지스터의 게이트와 공통으로 연결되는 소오스와 드레인이 각각 비트라인과 비트바라인에 연결되는 제 3 NMOS 트랜지스터와,A third NMOS transistor having a source and a drain connected in common with the gates of the first and second NMOS transistors, respectively; 상기 비트라인과 비트바라인에 연결되어 비트라인쌍을 증폭하는 센스 앰프와,A sense amplifier connected to the bit line and the bit bar line to amplify a pair of bit lines; 상기 비트라인 및 비트바라인에 직교하는 방향으로 형성된 워드라인에 게이트가 연결되고 비트라인에 소오스가 연결되는 제 4 NMOS 트랜지스터와,A fourth NMOS transistor having a gate connected to a word line formed in a direction orthogonal to the bit line and a bit bar line, and a source connected to the bit line; 상기 제 4 NMOS 트랜지스터의 드레인에 일측이 연결되고 타측에 셀 플레이트 전압이 인가되는 캐패시터를 포함하여 구성됨을 특징으로 하는 비트라인 프리차지 회로.And a capacitor having one side connected to a drain of the fourth NMOS transistor and a cell plate voltage applied to the other side thereof.
KR1020000048936A 2000-08-23 2000-08-23 Bit line precharge circuit KR20020015819A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000048936A KR20020015819A (en) 2000-08-23 2000-08-23 Bit line precharge circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000048936A KR20020015819A (en) 2000-08-23 2000-08-23 Bit line precharge circuit

Publications (1)

Publication Number Publication Date
KR20020015819A true KR20020015819A (en) 2002-03-02

Family

ID=19684690

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000048936A KR20020015819A (en) 2000-08-23 2000-08-23 Bit line precharge circuit

Country Status (1)

Country Link
KR (1) KR20020015819A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100892914B1 (en) * 2002-05-29 2009-04-10 후지쯔 마이크로일렉트로닉스 가부시키가이샤 Semiconductor memory device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100892914B1 (en) * 2002-05-29 2009-04-10 후지쯔 마이크로일렉트로닉스 가부시키가이샤 Semiconductor memory device

Similar Documents

Publication Publication Date Title
EP1739682B1 (en) Voltage supply circuit and semiconductor memory
KR100752669B1 (en) Bit line sense amplifier of semiconductor memory device having open bit line structure
JP2011014222A (en) Sense amplifier and semiconductor integrated circuit using the same
KR20170143125A (en) Memory device including memory cell for generating reference voltage
US6771550B2 (en) Semiconductor memory device with stable precharge voltage level of data lines
JP2010061760A (en) Semiconductor storage device
KR20020015819A (en) Bit line precharge circuit
US7525859B2 (en) Sense amplifier of semiconductor memory device
US6188601B1 (en) Ferroelectric memory device having single bit line coupled to at least one memory cell
KR20020045959A (en) Semiconductor memory device for reducing standby current in standby mode
US20090219768A1 (en) Semiconductor memory device having shared bit line sense amplifier scheme and driving method thereof
US6597040B2 (en) Semiconductor device having MOS transistor for coupling two signal lines
KR200349231Y1 (en) Sensing control circuit of DRAM
KR100762905B1 (en) Input/output line precharge circuit and semiconductor memory device including the same
KR100866120B1 (en) A sense amplifier
KR20010094720A (en) Semiconductor memory device
KR20070084787A (en) Shielding method of coupling noise at sense amplifier
KR20050002077A (en) Semiconductor memory device for reducing lay-out area with dummy word line
KR20110076500A (en) Semiconductor memory device
KR20010005099A (en) Half Feed Back Write Scheme of Sense Amplifier in DRAM
KR20070044699A (en) Sensing amplifier driving circuit
KR20000032049A (en) Drive circuit for data bus sense amplifier
KR20040082638A (en) Semiconductor memory device having bitline isolation circuit
KR20030002480A (en) Data bus precharge control device
KR20030096575A (en) Apparatus of Controling Sense amplifier

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination