KR20020012839A - Method for fabricating wafer level package - Google Patents
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Abstract
Description
본 발명은 웨이퍼 레벨 패키지의 제조방법에 관한 것으로서, 특히, 열 사이클링 테스트시에 금속배선의 파괴가 일어나는 것을 방지할 수 있는 웨이퍼 레벨 패키지의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a wafer level package, and more particularly, to a method for manufacturing a wafer level package that can prevent breakage of metal wiring during thermal cycling testing.
기존의 패키지는, 먼저, 수 개의 반도체 칩들을 포함하는 웨이퍼를 그의 스크라이브 라인을 따라 절단하여 개개의 반도체 칩으로 분리하고, 그런다음, 개개의 반도체 칩별로 패키징 공정을 실시하는 것에 의해 제조되었다.Existing packages were manufactured by first cutting a wafer containing several semiconductor chips along its scribe line and separating them into individual semiconductor chips, and then subjecting each semiconductor chip to a packaging process.
그러나, 상기 패키징 공정은 자체적으로 많은 단위 공정들, 예를들어, 칩 부착, 와이어 본딩, 몰딩, 트림/포밍 등의 공정들을 포함하고 있는 바, 반도체 칩별로 각각의 패키징 공정이 수행되어야 하는 기존의 패키지 제조방법은, 하나의 웨이퍼에서 얻어지는 반도체 칩의 수를 고려할 때, 모든 반도체 칩에 대한 패키징에 소요되는 시간이 너무 많다는 문제점을 안고 있다.However, the packaging process itself includes many unit processes, for example, chip attaching, wire bonding, molding, trim / forming, and the like, and each packaging process must be performed for each semiconductor chip. The method for manufacturing a package has a problem that the time required for packaging for all the semiconductor chips is too long in view of the number of semiconductor chips obtained from one wafer.
이에 따라, 최근에는 웨이퍼 상태에서 패키징 공정을 우선적으로 실시하고, 그런다음, 웨이퍼의 스크라이브 라인을 따라 절단하여 개개의 패키지를 제조하는 방법이 제시되었다. 이와 같은 방법으로 제조된 패키지를 웨이퍼 레벨 패키지 (Wafer Level Package)라 칭하며, 이러한 웨이퍼 레벨 패키지는 본드 패드의 재배치가 필수적으로 이루어져야 하는 바, 금속배선의 사용이 이루어지고 있다.Accordingly, in recent years, a method of manufacturing an individual package by first performing a packaging process in a wafer state and then cutting along a scribe line of a wafer has been proposed. The package manufactured by the above method is called a wafer level package, and the wafer level package is required to be repositioned as a bond pad. Therefore, metal wiring is used.
도 1은 종래 기술에 따라 제조된 웨이퍼 레벨 패키지를 도시한 요부 단면도로서, 이를 설명하면 다음과 같다.1 is a cross-sectional view illustrating main parts of a wafer level package manufactured according to the related art, which will be described below.
웨이퍼, 즉, 웨이퍼를 구성하는 반도체 칩(1)의 전면 상에 하부 절연층(3 : 이하, 유전층 폴리머라 칭함)이 도포되며, 상기 반도체 칩(1)의 본드 패드(2)는 그상부의 유전층 폴리머 부분이 식각되는 것에 의해서 노출된다. 금속막이 상기 유전층 폴리머(3) 상에 증착되며, 공지된 포토리소그라피 공정을 통해 상기 금속막이 패터닝되는 것에 의해서 일단은 상기 본드 패드(2)와 전기적으로 연결되고, 타단은 원형의 볼 랜드(4a)를 갖는 금속배선(4)이 형성된다. 상부 절연층(5 : 이하, 솔더 마스크라 칭함)이 상기 금속배선(4)을 포함한 유전층 폴리머(3) 상에 도포되며, 상기 금속배선(4)의 타단 상부, 즉, 볼 랜드(4a)는 그 상부의 솔더 마스크 부분이 제거되는 것에 의해 노출된다. 외부 접속 단자로서 기능하는 솔더 볼(6)이 노출된 금속배선(4)의 볼 랜드(4a) 상에 부착된다.A lower insulating layer (hereinafter, referred to as a dielectric layer polymer) is applied on the entire surface of the wafer, that is, the semiconductor chip 1 constituting the wafer, and the bond pad 2 of the semiconductor chip 1 The dielectric layer polymer portion is exposed by etching. A metal film is deposited on the dielectric layer polymer 3, one end is electrically connected to the bond pad 2 by patterning the metal film through a known photolithography process, and the other end is a circular ball land 4a. A metal wiring 4 having is formed. An upper insulating layer 5 (hereinafter referred to as a solder mask) is applied on the dielectric layer polymer 3 including the metal wiring 4, and the upper end of the other end of the metal wiring 4, that is, the ball land 4a The upper part of the solder mask is exposed by being removed. Solder balls 6 functioning as external connection terminals are attached on the ball lands 4a of the exposed metal wiring 4.
여기서, 상기한 공정들은 웨이퍼 레벨에서 실시되며, 이후, 상기 웨이퍼의 스크라이브 라인을 따라 절단되는 것에 의해 개개의 반도체 칩으로 분리되고, 이 결과로, 웨이퍼 레벨 패키지가 얻어진다.Here, the above processes are performed at the wafer level, and then separated into individual semiconductor chips by cutting along the scribe lines of the wafer, resulting in a wafer level package.
그러나, 전술한 웨이퍼 레벨 패키지는 그 제조 후에 수행되는 신뢰성 테스트, 예컨데, 인쇄회로기판(Printed Circuit Board : 이하, PCB)에의 실장 후에 수행되는 열 사이클링 테스트(Temperature cycling test) 동안에 변형 및 응력에 의해 솔더 볼의 파괴가 초래됨은 물론, 금속배선의 파괴가 초래됨으로써, 상기 금속배선의 신뢰성이 확보되지 못하는 문제점이 있다.However, the above-described wafer level package is soldered by deformation and stress during the reliability test performed after its manufacture, for example, the temperature cycling test performed after mounting on a printed circuit board (PCB). In addition to the destruction of the ball, as well as the destruction of the metal wiring, there is a problem that the reliability of the metal wiring is not secured.
자세하게, 패키지는 솔더 볼을 이용한 PCB에의 실장 후, 열 사이크링 테스트를 수행하여 상기 솔더 볼 및 패키지 자체에 대한 신뢰성을 테스트하게 된다. 그런데, 상기 열 사이클링 테스트시에는 패키지에 열이 가해지는 바, 반도체 칩과 금속배선 및 솔더 볼 사이의 열팽창 특성 차이에 의해서 솔더 조인트(solder joint) 부위, 즉, 솔더 볼과 금속배선, 또는, 솔더 볼과 PCB 사이에서 상기 솔더 볼의 변형, 또는, 응력에 의한 파괴 등이 발생된다.In detail, the package is subjected to a thermal cycling test after mounting on a PCB using solder balls to test the reliability of the solder balls and the package itself. However, during the thermal cycling test, heat is applied to the package, and due to the difference in thermal expansion characteristics between the semiconductor chip and the metal wiring and the solder ball, the solder joint part, that is, the solder ball and the metal wiring, or the solder Deformation of the solder ball or breakdown due to stress occurs between the ball and the PCB.
한편, 솔더 조인트 부위에서의 솔더 볼의 변형 및 파괴를 방지하기 위해, 종래에는 탄성계수가 1GPa 이상인 하드(hard)한 유전층 폴리머 대신에 탄성계수가 1GPa 이하인 소프트(soft)한 유전층 폴리머를 사용하여, 상기 소프트한 유전층 폴리머가 외력에 의한 버퍼층으로 기능하도록 하는 것에 의해 솔더 볼 및 패키지의 신뢰성이 어느 정도 이상 확보되도록 하고 있다.On the other hand, in order to prevent the deformation and breakage of the solder ball at the solder joint, conventionally using a soft dielectric layer polymer having an elastic modulus of 1 GPa or less instead of a hard dielectric layer polymer having an elastic modulus of 1 GPa or more, By allowing the soft dielectric layer polymer to function as a buffer layer by external force, the reliability of the solder ball and the package is ensured to a certain degree or more.
그러나, 상기 소프트한 재질의 유전층 폴리머를 이용하는 방법은 솔더 볼의 신뢰성은 어느 정도 확보할 수 있으나, 열 사이클링 테스트 동안, 금속배선에 큰 응력이 인가될 경우, 상기 금속배선이 파괴됨은 물론, 그 하부의 유전층 폴리머 부분이 함께 파괴되는 현상이 발생된다. 이것은, 웨이퍼 레벨 패키지의 제작시, 금속배선의 두께는 고려되지 않고, 단지, 유전층 폴리머의 재질만이 고려된 결과이다.However, the method of using the soft dielectric material polymer can secure the reliability of the solder ball to some extent, but during the thermal cycling test, when a large stress is applied to the metal wiring, the metal wiring is destroyed, as well as the lower portion thereof. A phenomenon occurs in which the dielectric layer polymer portion of is destroyed together. This is a result of not considering the thickness of the metal wiring in the fabrication of the wafer level package, but only the material of the dielectric layer polymer.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 금속배선의 두께를 조절하는 것에 의해, 그 자신은 물론, 유전층 폴리머의 파괴도 방지할 수 있는 웨이퍼 레벨 패키지의 제조방법을 제공하는데, 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, by adjusting the thickness of the metal wiring, to provide a method of manufacturing a wafer-level package that can prevent the destruction of the dielectric layer polymer as well as itself. , Its purpose is.
도 1은 종래의 웨이퍼 레벨 패키지를 도시한 단면도.1 is a cross-sectional view of a conventional wafer level package.
도 2는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지를 도시한 단면도.2 is a cross-sectional view illustrating a wafer level package according to an embodiment of the present invention.
도 3a는 7㎛ 이하 두께의 금속배선에 대한 볼 쉐어 테스트 후, 파괴된 솔더 볼 부위를 보여주는 사진.Figure 3a is a photograph showing the broken solder ball after the ball share test for metal wiring of 7㎛ thickness or less.
도 3b는 9㎛ 이상 두께의 금속배선에 대한 볼 쉐어 테스트 후, 파괴된 솔더 볼 부위를 보여주는 사진.Figure 3b is a photograph showing the broken solder ball after the ball share test on a metal wiring of more than 9㎛ thickness.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
11 : 반도체 칩 12 : 본드 패드11: semiconductor chip 12: bond pad
13 : 유전층 폴리머 14 : Ti/Ni/Cu 적층막13: dielectric layer polymer 14: Ti / Ni / Cu laminated film
15 : Cu막 16 : 금속배선15 Cu film 16 metal wiring
16a : 볼 랜드 17 : 솔더 마스크16a: Borland 17: Solder Mask
18 : 솔더 볼 20 : 웨이퍼 레벨 패키지18 solder ball 20 wafer level package
상기와 같은 목적을 달성하기 위하여, 본 발명은, 우선, 복수개의 반도체 칩들로 이루어진 웨이퍼 상에 소프트한 재질의 유전층 폴리머를 도포하고, 상기 유전층 폴리머의 소정 부분들을 식각하여 각 반도체 칩의 본드 패드를 노출시킨다. 그다음, 상기 유전층 폴리머 상에 스퍼터링 공정을 통해 Ti/Ni/Cu 적층막을 1∼2㎛ 정도의 두께로 증착한 후, 상기 적층막 상에 금속배선이 형성될 영역만을 노출시키는 감광막 패턴을 형성하고, 연이어서, 도금 공정을 통해 노출된 적층막 부분 상에 Cu막을 6∼11㎛ 정도의 두께로 형성한다. 그리고나서, 감광막 패턴의 제거 및 상기 Cu막 및 Ti/Ni/Cu 적층막을 패터닝하여 7㎛ 이상의 두께를 갖으면서, 일단은 본드 패드와 연결되고, 타단은 원형의 볼 랜드를 갖는 Cu막 및 Ti/Ni/Cu 적층막으로 이루어진 금속배선을 형성한다. 다음으로, 상기 금속배선을 포함한 유전층 폴리머 상에 솔더 마스크층을 도포한 후, 상기 솔더 마스크층의 소정 부분을 제거하는 것에 의해서 상기 금속배선의 볼 랜드를 노출시키고, 이어서, 상기 노출된 볼 랜드 상에 솔더 볼을 부착시킨다. 그리고나서, 웨이퍼 레벨 패키지가 얻어지도록, 상기 결과물을 웨이퍼의 스크라이브 라인을 따라 절단한다.In order to achieve the above object, the present invention, first, by applying a dielectric layer polymer of a soft material on a wafer consisting of a plurality of semiconductor chips, by etching certain portions of the dielectric layer polymer to bond the bond pad of each semiconductor chip Expose Next, a Ti / Ni / Cu laminated film is deposited to a thickness of about 1 to 2 μm through the sputtering process on the dielectric layer polymer, and then a photosensitive film pattern is formed to expose only a region where a metal wiring is to be formed on the laminated film. Subsequently, a Cu film is formed in the thickness of about 6-11 micrometers on the laminated film part exposed through the plating process. Then, the photoresist pattern is removed and the Cu film and the Ti / Ni / Cu laminated film are patterned to have a thickness of 7 μm or more, one end of which is connected to the bond pad and the other end of the Cu film and Ti / having a circular ball land. A metal wiring made of Ni / Cu laminated film is formed. Next, after applying a solder mask layer on the dielectric layer polymer including the metal wiring, by removing a predetermined portion of the solder mask layer to expose the ball land of the metal wiring, and then on the exposed ball land Attach solder balls to the The resultant is then cut along the scribe line of the wafer so that a wafer level package is obtained.
본 발명에 따르면, 금속배선이 7㎛ 이상의 두께를 갖도록 함으로써, 열 사이클링 테스트시, 상기 금속배선의 파괴는 물론, 그 하부의 유전층 폴리머의 파괴가 일어나는 것도 방지할 수 있고, 그래서, 웨이퍼 레벨 패키지의 신뢰성을 확보할 수 있다.According to the present invention, the metal wirings have a thickness of 7 µm or more, thereby preventing breakage of the metal wirings and the breakdown of the dielectric layer polymer thereunder during the thermal cycling test. Reliability can be secured.
(실시예)(Example)
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 웨이퍼 레벨 패키지를 도시한 단면도로서, 이를 참조하여 그 제조방법을 설명하면 다음과 같다.Figure 2 is a cross-sectional view showing a wafer level package according to the present invention, the manufacturing method with reference to this as follows.
먼저, 상부면에 본드 패드들(12)이 배치된 반도체 칩들(11)로 구성되는 웨이퍼의 전면 상에 탄성계수가 1GPa 이하인 소프트한 재질의 유전층 폴리머(13), 예컨데, 폴리이미드(polyimide)를 스핀 코팅(spin coating) 방식으로 도포한다. 그런다음, 반도체 칩(11)의 본드 패드들(12)이 노출되도록, 공지된 포토리소그라피 공정을 통해 상기 본드 패드(12) 상부의 유전층 폴리머 부분을 식각·제거한다.First, a soft dielectric material polymer 13 having a modulus of elasticity of 1 GPa or less, for example, polyimide, is formed on a front surface of a wafer including semiconductor chips 11 having bond pads 12 disposed on an upper surface thereof. It is applied by spin coating method. Then, a portion of the dielectric layer polymer on the bond pad 12 is etched and removed through a known photolithography process so that the bond pads 12 of the semiconductor chip 11 are exposed.
그 다음, 상기 유전층 폴리머(13) 상에 스퍼터링 공정을 통해 Ti/Ni/Cu 적층막(14)을 증착하고, 이어서, 도시되지는 않았으나, 상기 Ti/Ni/Cu 적층막(14) 상에 금속배선 예정 영역을 노출시키는 감광막 패턴을 형성한 상태에서 노출된 Ti/Ni/Cu 적층막 부분 상에 전기 도금 또는 무전해 도금 공정을 통해 Cu막(15)을 형성한다. 이때, 상기 Ti/Ni/Cu 적층막(14)과 Cu막(15)은 그들의 두께 합이 7㎛ 이상, 예컨데, Ti/Ni/Cu 적층막(14)은 1∼2㎛ 정도, 그리고, Cu막(15)은 6∼7㎛ 정도로 형성한다. 계속해서, 상기 감광막 패턴을 제거한 후, 상기 Cu막(15) 및 Ti/Ni/Cu 적층막(14)을 패터닝하여, 일단은 본드 패드(12)와 전기적으로 연결되고, 타단은 원형의 볼 랜드(16a)를 갖는 금속배선(16)을 형성한다.Next, a Ti / Ni / Cu laminated film 14 is deposited on the dielectric layer polymer 13 through a sputtering process, and then a metal is deposited on the Ti / Ni / Cu laminated film 14, although not shown. The Cu film 15 is formed on the exposed Ti / Ni / Cu laminated film portion by the electroplating or electroless plating process in the state in which the photosensitive film pattern for exposing the wiring scheduled region is formed. At this time, the thickness of the Ti / Ni / Cu laminated film 14 and the Cu film 15 is 7 μm or more, for example, the Ti / Ni / Cu laminated film 14 is about 1 to 2 μm, and Cu The film 15 is formed on the order of 6 to 7 mu m. Subsequently, after removing the photosensitive film pattern, the Cu film 15 and the Ti / Ni / Cu laminated film 14 are patterned, one end of which is electrically connected to the bond pad 12, and the other end of which is a circular ball land. A metal wiring 16 having 16a is formed.
다음으로, 상기 금속배선(16) 및 유전층 폴리머(13) 상에 감광성 물질로 이루어진 솔더 마스크층(17)을 스핀 코팅 방식으로 도포하고, 이어서, 상기 솔더 마스크층(17)에 대한 노광 현상 공정을 행하여, 후속에서 솔더 볼이 부착될 금속배선 부분, 즉, 볼 랜드(16a)를 노출시킨다. 그리고나서, 노출된 금속배선(16)의 볼 랜드(16a) 상에 외부로의 접속 단자로서 기능하는 솔더 볼(18)을 부착한다.Next, the solder mask layer 17 made of a photosensitive material is applied on the metal wiring 16 and the dielectric layer polymer 13 by spin coating, and then an exposure developing process for the solder mask layer 17 is performed. To expose the metal wiring portion, that is, the ball land 16a, to which the solder balls will subsequently be attached. Then, a solder ball 18 which functions as a connection terminal to the outside is attached on the ball land 16a of the exposed metal wiring 16.
이후, 각각의 반도체 칩들로 분리되도록, 상기 결과물을 웨이퍼의 스크라이브 라인을 따라 절단하는 것을 통해, 도시된 바와 같이, 웨이퍼 레벨 패키지(20)를 완성한다.The wafer level package 20 is then completed, as shown, by cutting the result along the scribe line of the wafer so as to separate into individual semiconductor chips.
상기한 공정을 통해 제조된 본 발명에 따른 웨이퍼 레벨 패키지에서의 금속배선은 도 1에 도시된 종래 기술에 따른 웨이퍼 레벨 패키지에서의 금속배선 보다 두껍다. 즉, 종래의 웨이퍼 레벨 패키지에서의 금속배선은 대략 1∼2㎛ 두께 정도를 갖도록 형성되는 반면, 본 발명의 웨이퍼 레벨 패키지에서의 금속배선은 7㎛ 이상의 두께를 갖도록 형성된다.The metal wiring in the wafer level package according to the present invention manufactured through the above process is thicker than the metal wiring in the wafer level package according to the prior art shown in FIG. That is, the metal wiring in the conventional wafer level package is formed to have a thickness of about 1 to 2 탆, whereas the metal wiring in the wafer level package of the present invention is formed to have a thickness of 7 탆 or more.
여기서, 금속배선의 두께를 7㎛ 이상으로 조절함으로써, 열 사이크링 테스트시, 본 발명에 따른 웨이퍼 레벨 패키지에서의 금속배선의 파괴는 방지되며, 아울러, 유전층 폴리머의 파괴도 방지된다.Here, by adjusting the thickness of the metal wiring to 7 mu m or more, the breakage of the metal wiring in the wafer level package according to the present invention during the thermal cycling test is prevented, and also the destruction of the dielectric layer polymer is prevented.
자세하게, 도 3a 및 도 3b는 금속배선의 두께에 따른 볼 쉐어 테스트(ball shear test) 후, 파괴된 솔더 볼 부위를 보여주는 사진 및 이에 대한 XRD 결과를 보여주는 그래프이다.In detail, FIGS. 3A and 3B are graphs showing XRD results and photographs showing a broken solder ball area after a ball shear test according to the thickness of metal wiring.
우선, 금속배선의 두께가 7㎛ 이하인 종래의 경우, 볼 쉐어 테스트의 결과로 파괴된 솔더 볼 부위는 도 4a에 보여지는 바와 같으며, 이때, XRD의 결과, Si이 관찰되는 것으로부터 금속배선의 파괴는 물론, 유전층 폴리머의 파괴가 모두 일어났음을 알 수 있다.First, in the conventional case in which the thickness of the metal wiring is 7 μm or less, the solder ball portion that is broken as a result of the ball share test is as shown in FIG. 4A, where XRD shows that the Si wiring is observed from the observed Si. It can be seen that not only destruction but also destruction of the dielectric layer polymer occurred.
반면, 금속배선의 두께가 7㎛ 이상, 바람직하게는, 9㎛ 정도인 본 발명의 경우, 볼 쉐어 테스트의 결과로 파괴된 솔더 볼 부위는 도 4b에 보여지는 바와 같으며, 이때, XRD의 결과, In, Sn 및 Cu만이 관찰되는 바, 이것으로부터 금속배선은물론, 유전층 폴리머의 파괴가 일어나지 않았음을 알 수 있다.On the other hand, in the case of the present invention in which the thickness of the metal wiring is 7 µm or more, preferably 9 µm or more, the solder ball portion that is broken as a result of the ball share test is shown in FIG. 4B, where XRD results Since only In, Sn, and Cu were observed, it can be seen from this that the breakdown of the dielectric layer polymer as well as the metal wiring did not occur.
따라서, 본 발명에서와 같이, 금속배선의 두께를 7㎛ 이상으로 할 경우, 상기 금속배선은 솔더 조인트 부위에서의 기계적 강도를 어느 정도 유지하면서, 그 자신의 파괴가 방지됨은 물론, 그 하부의 유전층 폴리머의 파괴도 방지할 수 있게 되는 바, 결과적으로, 웨이퍼 레벨 패키지의 신뢰성이 확보된다.Therefore, as in the present invention, when the thickness of the metal wiring is 7 μm or more, the metal wiring is prevented of its own breakdown while maintaining the mechanical strength at the solder joint to some extent, as well as the lower dielectric layer. The breakage of the polymer can also be prevented, and as a result, the reliability of the wafer level package is ensured.
부연하여, 하기의 표 1은 -55℃∼125℃의 온도 범위에서 30분을 1싸이클로 하는 조건에서 수행된 금속배선의 두께에 따른 열 사이클링 테스트의 결과를 보여주는 실제 실험 결과이다. 여기서, 앞의 숫자는 결함이 발생된 샘플의 수, 그리고, 뒤의 숫자는 전체 샘플의 수를 나타낸다.Incidentally, Table 1 below is an actual experimental result showing the results of the thermal cycling test according to the thickness of the metal wiring was carried out under the conditions of 1 cycle 30 minutes in the temperature range of -55 ℃ to 125 ℃. Here, the preceding number represents the number of samples in which a defect has occurred, and the following number represents the total number of samples.
(표 1)Table 1
상기 표 1로부터, 금속배선의 두께가 7㎛ 이상일 때, 열 사이클링 테스트에 대한 금속배선의 신뢰성이 확보될 수 있음을 알 수 있다.From Table 1, when the thickness of the metal wiring is 7㎛ or more, it can be seen that the reliability of the metal wiring for the thermal cycling test can be secured.
그러므로, 전술한 바와 같이, 금속배선의 두께를 7㎛ 이상으로 할 경우, 열 사이클링 테스트시, 그 자신은 물론, 유전층 폴리머의 신뢰성이 확보되며, 결과적으로, 웨이퍼 레벨 키지의 신뢰성이 확보된다.Therefore, as described above, when the thickness of the metal wiring is set to 7 µm or more, the reliability of the dielectric layer polymer as well as itself is ensured during the thermal cycling test, and as a result, the reliability of the wafer level cage is secured.
이상에서 설명한 바와 같이, 본 발명은 금속배선의 두께를 7㎛ 이상으로 조절함으로써, 후속에서 수행되는 열 사이클링 테스트시에 그 자신의 파괴는 물론, 유전층 폴리머의 파괴도 방지할 수 있으며, 그래서, 웨이퍼 레벨 패키지의 신뢰성을 향상시킬 수 있다.As described above, the present invention can prevent the destruction of the dielectric layer polymer as well as the destruction of its own during the subsequent thermal cycling test by adjusting the thickness of the metal wiring to 7 μm or more, so that the wafer The reliability of the level package can be improved.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0046067A KR100376878B1 (en) | 2000-08-09 | 2000-08-09 | Method for fabricating wafer level package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0046067A KR100376878B1 (en) | 2000-08-09 | 2000-08-09 | Method for fabricating wafer level package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020012839A true KR20020012839A (en) | 2002-02-20 |
| KR100376878B1 KR100376878B1 (en) | 2003-03-19 |
Family
ID=19682413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0046067A KR100376878B1 (en) | 2000-08-09 | 2000-08-09 | Method for fabricating wafer level package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100376878B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100818112B1 (en) | 2007-03-30 | 2008-03-31 | 주식회사 하이닉스반도체 | Redistribution layer and method of manufacturing using the same and wafer level package and method of manufacturing using the same |
| KR101483273B1 (en) | 2008-09-29 | 2015-01-16 | 삼성전자주식회사 | A Semiconductor Device and Interconnection Structure Thereof Including a Copper Pad and a Pad Barrier Layer and Methods of Fabricating the Same |
-
2000
- 2000-08-09 KR KR10-2000-0046067A patent/KR100376878B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN112710877A (en) * | 2019-10-25 | 2021-04-27 | 巨擘科技股份有限公司 | Metal probe structure and manufacturing method thereof |
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| Publication number | Publication date |
|---|---|
| KR100376878B1 (en) | 2003-03-19 |
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