KR20020010158A - Ferroelectric transistor and method of producing same - Google Patents
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Abstract
반도체 기판(11, 21, 31)에는 2개의 소오스/드레인 영역(12, 22, 32) 및 그 사이에 배치된 채널 영역이 제공된다. 유전 중간층(13, 23, 33) 및 유전 구조물(14, 24, 34)을 포함하는 게이트 유전체가 상기 채널 영역의 표면에 배치된다. 상기 유전 구조물(14, 24, 34)은 소오스/드레인(12, 22, 32) 영역 중 하나를 향한 적어도 하나의 측면에서 유전 중간층(12, 22, 32)에 인접하므로, 상기 소오스/드레인 영역의 에지 상부에 있는 게이트 유전체의 두께가 유전 중간층의 두께 보다 커진다.The semiconductor substrate 11, 21, 31 is provided with two source / drain regions 12, 22, 32 and a channel region disposed therebetween. A gate dielectric comprising a dielectric interlayer 13, 23, 33 and a dielectric structure 14, 24, 34 is disposed on the surface of the channel region. Since the dielectric structures 14, 24 and 34 are adjacent to the dielectric interlayer 12, 22 and 32 on at least one side of one of the source / drain regions 12, 22 and 32, The thickness of the gate dielectric above the edge is greater than the thickness of the dielectric interlayer.
Description
반도체 기판의 표면에 배치된 강유전 재료는 강유전성 트랜지스터의 전기적 특성에 부정적 영향을 주는 열악한 경계면 특성을 나타내기 때문에, 강유전성 트랜지스터에서 강유전 층과 반도체 기판 사이에 SiO2(참고: EP 0 566 585 B1), MgO, CeO2, ZrO2, SrTiO3, Y2O3(참고: H.N. Lee 등, Ext. Abstr. Int. Conf. SSDM, Hamatsu, 1997, 페이지 382-383) 또는 Si3N4(참고: 예컨대 J.P. Han 등, Integrated Ferroelectrics, 1998, 22권, 페이지 213 내지 221)로 이루어진 중간층이 사용된다. 상기 재료는 강유전 층과 반도체 기판 표면 사이의 양호한 경계면을 보장하는 절연 산화물이다.Since the ferroelectric material disposed on the surface of the semiconductor substrate exhibits a poor interface characteristic that adversely affects the electrical characteristics of the ferroelectric transistor, SiO 2 (refer to EP 0 566 585 B1) is used between the ferroelectric layer and the semiconductor substrate in the ferroelectric transistor, MgO, CeO 2, ZrO 2, SrTiO 3, Y 2 O 3 ( reference:.... HN Lee, etc., Ext Abstr Int Conf SSDM, Hamatsu , 1997, pages 382-383), or Si 3 N 4 (Note: e.g. JP Han et al., Integrated Ferroelectrics, 1998, Vol. 22, pages 213 to 221). The material is an insulating oxide that ensures a good interface between the ferroelectric layer and the semiconductor substrate surface.
강유전 층의 분극 상태를 결정하기 위해, 2개의 소오스/드레인 영역 사이에 전압이 인가되고, 분극 상태에 의해 결정되는, 2개의 소오스/드레인 영역 사이의 전류 흐름이 평가된다. 2개의 소오스/드레인 영역 사이에 전압이 인가되면, 강유전 층을 통해 전압이 강하한다. 이러한 전압 강하는 강유전 층의 분극 상태를 의도치 않게 변동시킬 수 있는 것으로 나타났다.To determine the polarization state of the ferroelectric layer, a voltage is applied between the two source / drain regions and the current flow between the two source / drain regions, as determined by the polarization state, is evaluated. When a voltage is applied between the two source / drain regions, the voltage drops through the ferroelectric layer. This voltage drop was found to inadvertently change the polarization state of the ferroelectric layer.
본 발명은 2개의 소오스/드레인 영역, 채널 영역 및 게이트 전극을 포함하고, 상기 게이트 전극과 채널 영역 사이에는 강유전 재료로 이루어진 층이 제공된, 강유전성 트랜지스터에 관한 것이다. 상기 트랜지스터의 전도성은 강유전 재료로 이루어진 층의 분극 상태에 의존한다. 상기 방식의 강유전성 트랜지스터는 비휘발성 메모리와 관련해서 연구된다. 디지털 정보의 2개의 상이한 논리값에 강유전 재료로 이루어진 층의 2개의 상이한 분극 상태가 할당된다. 상기 방식의 강유전성 트랜지스터의 다른 사용 가능성은 예컨대 신경망이다.The present invention relates to a ferroelectric transistor comprising two source / drain regions, a channel region and a gate electrode, and a layer of ferroelectric material provided between the gate electrode and the channel region. The conductivity of the transistor depends on the polarization state of the layer of ferroelectric material. Ferroelectric transistors of this type are studied in connection with non-volatile memory. Two different logical states of digital information are assigned two different polarization states of a layer of ferroelectric material. Other possibilities for the use of ferroelectric transistors in this way are, for example, neural networks.
도 1은 동일한 재료 조성을 가진 유전 중간층 및 유전 구조물을 포함하는 강유전성 트랜지스터의 단면도.1 is a cross-sectional view of a ferroelectric transistor including a dielectric interlayer and a dielectric structure having the same material composition;
도 2은 Si3N4로 이루어진 중간층 및 SiO2로 이루어진 유전 구조물을 포함하는 강유전성 트랜지스터의 단면도.2 is a cross-sectional view of a ferroelectric transistor comprising a dielectric layer of SiO 2 and an intermediate layer of Si 3 N 4 .
도 3은 SiO2로 이루어진 유전 구조물 및 후속하는 디포짓에 의해 형성된 유전 층을 포함하는 강유전성 트랜지스터의 단면도.3 is a cross-sectional view of a ferroelectric transistor including a dielectric layer formed by a dielectric structure and the subsequent deposit of consisting of SiO 2.
본 발명의 목적은 소오스/드레인 영역 사이에 전압을 인가할 때 분극 상태가 의도치 않게 변동되지 않는, 강유전성 트랜지스터 및 그 제조 방법을 제공하는 것이다.It is an object of the present invention to provide a ferroelectric transistor and a method of manufacturing the same, in which the polarization state is not unexpectedly changed when a voltage is applied between the source and drain regions.
상기 목적은 청구항 제 1항에 따른 강유전성 트랜지스터 및 청구항 제 8항에 따른 그 제조 방법에 의해 달성된다. 본 발명의 바람직한 실시예는 청구범위 종속항에 제시된다.This object is achieved by the ferroelectric transistor according to claim 1 and the method for manufacturing it according to claim 8. Preferred embodiments of the invention are set forth in the claims dependent claims.
강유전성 트랜지스터는 2개의 소오스/드레인 영역 및 그 사이에 배치된 채널 영역이 제공된 반도체 기판을 포함한다. 채널 영역의 표면에는 게이트 유전체가 배치된다. 상기 게이트 유전체는 유전 중간층 및 유전 구조물을 포함한다. 유전 구조물은 유전 중간층의 적어도 한 측면에 인접한다. 유전 구조물이 인접한 유전 중간층의 측면은 소오스/드레인 영역 중 하나를 향한다. 게이트 유전체의 두께는 유전 중간층의 두께 보다 크다. 유전 중간층 및 유전 구조물의 상부에는 강유전층 및 게이트 전극이 배치된다.A ferroelectric transistor includes a semiconductor substrate provided with two source / drain regions and a channel region disposed therebetween. A gate dielectric is disposed on the surface of the channel region. The gate dielectric includes a dielectric interlayer and a dielectric structure. The dielectric structure is adjacent at least one side of the dielectric interlayer. The side of the dielectric interlayer adjacent the dielectric structure faces one of the source / drain regions. The thickness of the gate dielectric is greater than the thickness of the dielectric interlayer. A ferroelectric layer and a gate electrode are disposed on the dielectric interlayer and the dielectric structure.
본 발명은 하기 사실을 기초로 한다: 강유전성 트랜지스터에서 2개의 소오스/드레인 영역 사이에 전압이 인가되면, 게이트 전극과 소오스/드레인 영역 사이의 전압이 강하한다. 상기 소오스/드레인 영역의 전압 레벨은 게이트 전극의 전압 레벨과는 다르다. 다른 소오스/드레인 영역의 전압 레벨은 게이트 전극의 전압 레벨과 실질적으로 동일하므로, 다른 측면에서는 전압이 강하하지 않거나 또는 단지 작은 전압만이 강하한다. 게이트 전극과 소오스/드레인 영역 사이에서 강하하는 전압은 강유전 층 및 유전 중간층 또는 유전 구조물의 용량에 나눠진다. 따라서, 큰 두께를 가진 게이트 유전체의 영역에서는 큰 두께로 인해 많은 양의 전압이 게이트 유전체를 통해 강하한다. 강유전 층을 통해서는 작은 양의 전압만이 강하한다. 상기 작은 양의 전압은 강유전 층의 분극 상태를 변동시키기에 충분치 않다. 따라서, 2개의 소오스/드레인 영역 사이에 전압 인가로 인해 강유전 층의 분극 상태가 의도치 않게 변동되는 것이 피해진다.The present invention is based on the following fact: When a voltage is applied between two source / drain regions in a ferroelectric transistor, the voltage between the gate electrode and the source / drain region drops. The voltage level of the source / drain region is different from the voltage level of the gate electrode. The voltage level of the other source / drain region is substantially equal to the voltage level of the gate electrode, so that on the other side the voltage does not drop or only a small voltage drops. The voltage drop between the gate electrode and the source / drain region is divided by the capacitance of the ferroelectric layer and the dielectric interlayer or dielectric structure. Thus, in the region of the gate dielectric with a large thickness, a large amount of voltage drops through the gate dielectric due to the large thickness. Only a small amount of voltage drops through the ferroelectric layer. The small positive voltage is not sufficient to vary the polarization state of the ferroelectric layer. Therefore, it is avoided that the polarization state of the ferroelectric layer unintentionally fluctuates due to the voltage application between the two source / drain regions.
이에 반해, 강유전 층의 분극 상태가 의도적으로 변동되어야 하면, 예컨대 반도체 기판과 게이트 전극 사이에 상응하는 전압이 인가된다. 유전 중간층의 두께가 작기 때문에, 상기 전압은 주로 강유전 층을 통해 강하되므로, 분극 상태의 효과적인 변동이 가능하다.On the other hand, if the polarization state of the ferroelectric layer should intentionally fluctuate, for example, a voltage corresponding to between the semiconductor substrate and the gate electrode is applied. Since the thickness of the dielectric interlayer is small, the voltage is mainly lowered through the ferroelectric layer, so that effective fluctuation of the polarization state is possible.
강유전 층은 강유전성 트랜지스터에 적합한 모든 강유전 재료를 포함할 수 있다. 특히, 강유전 층은 SBT(SrBi2Ta2O9), PZT(PbZrxTi1-xO2) 또는 BMF(BaMgF4)을 함유한다.The ferroelectric layer may comprise any ferroelectric material suitable for a ferroelectric transistor. In particular, the ferroelectric layer contains SBT (SrBi 2 Ta 2 O 9 ), PZT (PbZr x Ti 1-x O 2 ) or BMF (BaMgF 4 ).
바람직하게는 소오스/드레인 영역의 에지 상부에 있는 게이트 유전체의 두께가 유전 중간층의 두께 보다 2 내지 20 팩터 정도 더 크다.Preferably, the thickness of the gate dielectric above the edge of the source / drain region is greater than the thickness of the dielectric interlayer by about 2 to 20 factors.
간단한 회로 설계의 면에서 볼 때, 소오스/드레인 영역을 향한 유전 중간층 측면에서 유전 중간층에 인접하는 적어도 2개의 부분으로 이루어진 유전 구조물이 제공되는 것이 바람직하다. 이 경우, 모든 소오스/드레인 영역은 강유전성 트랜지스터를 통해 전류가 흐르는 경우 게이트 전극에 대한 큰 전압 차를 갖는 소오스/드레인 영역일 수 있다.In view of simple circuit design, it is desirable to provide a dielectric structure consisting of at least two portions adjacent to the dielectric interlayer at the dielectric interlayer side towards the source / drain regions. In this case, all of the source / drain regions may be source / drain regions having a large voltage difference to the gate electrode when current flows through the ferroelectric transistor.
본 발명의 한 실시예에 따라 유전 중간층과 유전 구조물의 재료 조성이 상이하다. 본 발명의 범주에서 CeO2. ZrO2, MgO, SrTiO3, Y2O3, 또는 Si3N4로 이루어진 유전 중간층 및 SiO2로 이루어진 유전 구조물이 제공된다. 이 경우, 유전 구조물은 바람직하게는 국부적 산화에 의해 제조된다. 이것을 위해, 반도체 기판의 표면 상에 산화에 대한 내성을 갖는 재료, 예컨대 Si3N4로 이루어진 마스크가 형성된다. 상기 마스크는 유전 구조물의 영역에 개구를 갖는다. 유전 구조물은 마스크의 개구 영역에 열 산화에 의해 형성된다. 마스크의 제거 후에, 상기 재료로 이루어진 유전 중간층이 디포짓되고 구조화됨으로써, 상기 유전 중간층이 유전 구조물에 인접하거나 또는 이것에 부분적으로 오버랩된다.The material composition of the dielectric interlayer and the dielectric structure is different according to one embodiment of the present invention. CeO 2 in the context of the present invention. A dielectric interlayer made of ZrO 2 , MgO, SrTiO 3 , Y 2 O 3 , or Si 3 N 4 , and a dielectric structure made of SiO 2 are provided. In this case, the dielectric structure is preferably fabricated by local oxidation. For this purpose, a material having a resistance to oxidation, for example, a mask made of Si 3 N 4 , is formed on the surface of the semiconductor substrate. The mask has an opening in the region of the dielectric structure. The dielectric structure is formed by thermal oxidation in the opening region of the mask. After removal of the mask, the dielectric interlayer of the material is depotted and structured such that the dielectric interlayer is adjacent to or partially overlaps the dielectric structure.
대안으로서, Si3N4로 이루어진 층이 반도체 표면 상에 제공되고 유전 구조물의 영역에서 선택적으로 산화됨으로써, 유전 중간층 및 유전 구조물이 형성될 수있다. 이것은 유전 구조물의 영역에 산소의 주입에 의해 및/또는 유전 구조물의 영역 외부에 질소의 주입 및 후속하는 열 산화에 의해 이루어진다. 산소 주입은 SiO2-형성을 촉진하는 한편, 질소 주입은 SiO2-형성을 저지한다. 대안으로서, 유전 구조물의 영역에 개구를 가지며 산화 방지 재료로 이루어진 마스크가 Si3N4-층의 표면 상에 제공됨으로써, Si3N4-층의 선택적 산화가 이루어질 수 있다. 열 산화에 의해 개구의 영역에 유전 구조물이 형성된다. 두 경우, 선택적 산화 후에 유전 구조물 및 유전 중간층이 Si3N4-층의 구조화에 의해 형성된다.Alternatively, a layer of Si 3 N 4 is provided on the semiconductor surface and selectively oxidized in the region of the dielectric structure, so that the dielectric interlayer and the dielectric structure can be formed. This is done by implanting oxygen into the region of the dielectric structure and / or by implantation of nitrogen outside the region of the dielectric structure and subsequent thermal oxidation. Oxygen injection promotes SiO 2 - formation, while nitrogen injection inhibits SiO 2 - formation. As an alternative, is has an opening in a region of the dielectric structure made of oxidation-preventing mask material Si 3 N 4 - being provided on the surface of the layer, Si 3 N 4 - may be made of a selective oxidation layer. A dielectric structure is formed in the region of the opening by thermal oxidation. In both cases, after selective oxidation, the dielectric structure and the dielectric interlayer are formed by the structuring of the Si 3 N 4 - layer.
본 발명의 다른 실시예에 따라, 유전 구조물 및 유전 중간층이 실질적으로 동일한 재료 조성을 갖는다. 본 발명의 범주에서, 유전 구조물 및 유전 중간층이 SiO2를 함유한다. 상기 실시예의 제조는 바람직하게는 중간층의 두께에 상응하는 두께를 가진 SiO2-층의 형성, 및 유전 구조물의 영역에 개구를 가진, 산화 방지 재료, 예컨대 Si3N4로 이루어진 마스크를 이용한 후속하는 국부적 산화에 의해 이루어진다. 후속해서, 선택적으로 산화된 SiO2-층의 구조화에 의해 유전 구조물 및 유전 중간층이 완성된다.According to another embodiment of the present invention, the dielectric structure and the dielectric interlayer have substantially the same material composition. In the context of the present invention, the dielectric structure and the dielectric interlayer contain SiO 2 . The embodiment produced is preferably SiO 2 having a thickness corresponding to the thickness of the intermediate - with an opening in the area of formation of the layer, and the dielectric structure, the oxidation preventing material, such as a subsequent using a mask consisting of Si 3 N 4 This is done by local oxidation. Subsequently, the dielectric structure and the dielectric interlayer are completed by structuring the selectively oxidized SiO 2 - layer.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
수 1016cm-3붕소 도핑을 가진 단결정 실리콘으로 이루어진 반도체 기판(11) 내에 2개의 소오스/드레인 영역(12)이 제공된다. 상기 소오스/드레인 영역(12)은 수 1020cm-3As로 n+-도핑된다(참고: 도 1). 2개의 소오스/드레인 영역(12) 사이에 배치된 반도체 기판(11)의 부분은 채널 영역으로 작용한다. 반도체 기판(11)의 표면에서 2개의 소오스/드레인 영역(12) 사이에는 게이트 유전체(130)가 배치된다. 상기 게이트 유전체(130)는 유전 중간층(13)과 유전 구조물(14)을 포함한다. 유전 중간층(13)은 2개의 소오스/드레인 영역(12)에서 유전 구조물(14)의 일부에 인접한다. 유전 중간층(13) 및 유전 구조물(14)은 SiO2로 이루어지고 서로 뒤섞인다. 채널 영역 상부에 있는 유전 중간층(13)의 두께는 3 내지 5 nm이다. 유전 구조물(14)의 두께는 25 nm 미만이다. 따라서, 유전 구조물의 영역에서 게이트 유전체(130)는 약 30 nm이다.Two source / drain regions 12 are provided in a semiconductor substrate 11 made of monocrystalline silicon with several 10 16 cm -3 boron doping. The source / drain region 12 is n + -doped with several 10 20 cm -3 As (see FIG. 1). A portion of the semiconductor substrate 11 disposed between the two source / drain regions 12 serves as a channel region. A gate dielectric 130 is disposed between the two source / drain regions 12 on the surface of the semiconductor substrate 11. The gate dielectric 130 includes a dielectric interlayer 13 and a dielectric structure 14. The dielectric interlayer 13 is adjacent to a portion of the dielectric structure 14 in the two source / drain regions 12. The dielectric intermediate layer 13 and the dielectric structure 14 are made of SiO 2 and intermixed with each other. The thickness of the dielectric interlayer 13 above the channel region is 3 to 5 nm. The thickness of the dielectric structure 14 is less than 25 nm. Thus, the gate dielectric 130 in the region of the dielectric structure is about 30 nm.
유전 중간층(13)과 유전 구조물(14)의 상부에는 SBT로 이루어진 강유전 층(15)이 200 nm의 두께로 그리고 Ir 또는 Pt로 이루어진 게이트 전극(16)이 배치된다.A ferroelectric layer 15 made of SBT is disposed on the dielectric interlayer 13 and the dielectric structure 14 at a thickness of 200 nm and a gate electrode 16 made of Ir or Pt is disposed.
유전 중간층(13) 및 유전 구조물(14)의 제조는 SiO2-층의 디포짓, 상기 유전 구조물(14)의 영역에 개구를 가진 Si3N4-마스크로 SiO2-층의 마스킹, SiO2-층의 국부적 산화 및 SiO2-층의 구조화에 의해 이루어진다. 상기 국부적 산화 시, SiO2-층의 두께는 국부적으로 커진다. 더 큰 두께를 가진 상기 영역은 유전 구조물(14)을 형성한다. 바람직하게는, 선택적으로 산화된 SiO2-층이 강유전 층(15) 및 게이트 전극(16)과 함께 구조화된다.Dielectric intermediate layer (13) and producing a dielectric structure (14) is SiO 2 - layer of the deposit, Si 3 N 4 having an opening in the region of the dielectric structure 14 - SiO 2 as a mask-layer masking, SiO 2 - local oxidation of the layer and structuring of the SiO 2 - layer. During this local oxidation, the thickness of the SiO 2 - layer is locally large. This region with a larger thickness forms the dielectric structure 14. Preferably, an optionally oxidized SiO 2 - layer is structured together with the ferroelectric layer 15 and the gate electrode 16.
수 1016cm-3붕소 도핑을 가진 p-도핑된 반도체 기판(21)에 수 1020cm-3As의 n+-도핑을 가진 2개의 소오스/드레인 영역(22)이 배치된다. 2개의 소오스/드레인 영역(22) 사이에 배치된 반도체 기판(21)의 부분은 채널 영역으로 작용한다. 채널 영역의 상부에는 게이트 유전체(230)가 배치된다. 상기 게이트 유전체(230)는 채널 영역의 상부에서 3 내지 5 nm의 두께를 가진, Si3N4로 이루어진 유전 중간층(23), 및 SiO2로 이루어진 유전 구조물(24)을 포함한다(참고: 도 2).Doped semiconductor substrate 21 with several 10 16 cm -3 boron doping is arranged with two source / drain regions 22 with n + -doping of several 10 20 cm -3 As. A portion of the semiconductor substrate 21 disposed between the two source / drain regions 22 serves as a channel region. A gate dielectric 230 is disposed over the channel region. The gate dielectric 230 comprises a dielectric interlayer 23 of Si 3 N 4 , having a thickness of 3 to 5 nm at the top of the channel region, and a dielectric structure 24 of SiO 2 2).
2개의 소오스/드레인 영역(22)을 향한, 유전 중간층(23)의 양측면 상에서 유전 구조물(24)의 부분들은 유전 중간층(23)에 인접한다. 게이트 유전체(230)는 소오스/드레인 영역(22)을 향한 측면상에서 유전 중간층(23) 보다 큰 두께를 갖는다. 게이트 유전체(230)는 에지에서 10 내지 20 nm의 두께를 갖는다.Portions of the dielectric structure 24 on both sides of the dielectric interlayer 23 towards the two source / drain regions 22 are adjacent the dielectric interlayer 23. The gate dielectric 230 has a thickness greater than the dielectric interlayer 23 on the side facing the source / drain region 22. The gate dielectric 230 has a thickness of 10-20 nm at the edge.
유전 중간층(23) 및 유전 구조물(24)의 상부에는 SBT로 이루어진 강유전 층(25)이 100 nm의 두께로 그리고 Pt 또는 Ir로 이루어진 게이트 전극(26)이 50 nm의 두께로 배치된다.A gate electrode 26 made of Pt or Ir is disposed at a thickness of 100 nm and a ferroelectric layer 25 made of SBT at a thickness of 50 nm on the dielectric interlayer 23 and the dielectric structure 24.
유전 층(24) 및 중간 층(23)의 제조는 Si3N4로 이루어진 중간층(23)의 디포짓, 및 유전 구조물(24)이 형성되어야 하는 Si3N4-층의 영역에 산소의 주입에 의해 이루어진다. 유전 구조물(24)의 영역 외부에는 질소가 주입된다. 후속하는 산화 시, 주입된 질소가 Si3N4의 산화를 방지하는 한편, 주입된 산소는 산화물 형성을 촉진한다. 따라서, Si3N4가 SiO2로 변환됨으로써, 유전 구조물(24)이 형성된다. 산소의 주입에 의해 두께가 Si3N4-층의 원래 두께 보다 커진다.The fabrication of the dielectric layer 24 and the intermediate layer 23 is accomplished by depositing an intermediate layer 23 of Si 3 N 4 and implanting oxygen into the region of the Si 3 N 4 - . Nitrogen is implanted outside the region of the dielectric structure 24. During subsequent oxidation, the implanted nitrogen prevents oxidation of Si 3 N 4 , while the implanted oxygen promotes oxide formation. Thus, Si 3 N 4 is converted to SiO 2 , thereby forming the dielectric structure 24. By the implantation of oxygen, the thickness becomes larger than the original thickness of the Si 3 N 4 - layer.
수 1016cm-3도핑을 가진 p-도핑된 반도체 기판(31)에는 수 1016cm-3의 도펀트 농도를 가진 n+-도핑된 2개의 소오스/드레인 영역(32)이 배치된다. 2개의 소오스/드레인 영역(32) 사이에 배치된, 반도체 기판(31)의 부분은 채널 영역으로 작용한다. 채널 영역의 상부에는 게이트 유전체(330)가 배치된다. 상기 게이트 유전체(330)는 ZrO2로 이루어진 유전 중간층(33) 및 SiO2로 이루어진 유전 구조물(34)을 포함한다. 유전 중간층(33)은 5 내지 10 nm의 두께를 가지며 유전 구조물(34)에 오버랩된다. 상기 유전 구조물(34)은 소오스/드레인 영역(32) 중 하나의 반도체 기판(31)의 표면 및 인접한 채널 영역에 오버랩되는 2 부분을 갖는다(참고: 도 3). 게이트 유전체(330)는 소오스/드레인 영역(32)이 채널 영역에 인접하는 영역에서 유전 중간층(33) 보다 큰 두께를 갖는다. 소오스/드레인 영역(32)의 에지에서 게이트 유전체(330)의 두께는 15 내지 20 nm이다.10 may include p- doped semiconductor substrate 31 having a 16 cm -3 doping n + 10 with a dopant concentration of 16 cm -3 - doped with two source / drain regions 32 are disposed. A portion of the semiconductor substrate 31 disposed between the two source / drain regions 32 serves as a channel region. A gate dielectric 330 is disposed on top of the channel region. The gate dielectric 330 includes a dielectric interlayer 33 of ZrO 2 and a dielectric structure 34 of SiO 2 . The dielectric interlayer 33 has a thickness of 5 to 10 nm and overlaps the dielectric structure 34. The dielectric structure 34 has two portions overlapping the surface of one of the source / drain regions 32 and the adjacent channel region (see FIG. 3). The gate dielectric 330 has a thickness greater than the dielectric interlayer 33 in the region where the source / drain region 32 is adjacent to the channel region. The thickness of the gate dielectric 330 at the edge of the source / drain region 32 is 15-20 nm.
유전 구조물(34) 및 유전 중간층(33)의 상부에는 SBT로 이루어진 강유전 층(25)이 100 nm의 두께로 그리고 Ir 또는 Pt로 이루어진 게이트 전극(36)이 50 nm의 두께로 배치된다.On the upper portion of the dielectric structure 34 and the dielectric interlayer 33, a ferroelectric layer 25 made of SBT is disposed with a thickness of 100 nm and a gate electrode 36 made of Ir or Pt with a thickness of 50 nm.
유전 구조물(34)의 제조는 실리콘질화물 마스크를 사용한 반도체 기판(31) 표면의 국부적 산화에 의해 이루어진다. 후속해서, 유전 중간층(33), 강유전 층(34) 및 게이트 전극(36)용 층이 디포짓되어 구조화된다.The fabrication of the dielectric structure 34 is achieved by local oxidation of the surface of the semiconductor substrate 31 using a silicon nitride mask. Subsequently, the dielectric interlayer 33, the ferroelectric layer 34 and the layer for the gate electrode 36 are depotted and structured.
도 1 내지 3을 참고로 설명된 강유전성 트랜지스터의 제조는 그 밖의 점에 있어서는 공지된 방식으로 이루어진다.The fabrication of the ferroelectric transistor described with reference to Figures 1 to 3 is otherwise known in a known manner.
유전 층과 유전 구조물의 두께 차는 두 영역의 재료의 유전 상수가 많이 차이 날수록 더 작아질 수 있다. 특히 바람직한 구성에서는 예컨대 약 20 내지 25의 유전 상수를 가진 유전 층의 영역이 ZrO2로 이루어지고, 3.9의 유전 상수를 가진 유전 구조물의 영역이 SiO2로 이루어진다.The difference in thickness between the dielectric layer and the dielectric structure can be made smaller as the dielectric constant of the material in the two regions differs greatly. In a particularly preferred embodiment, for example, the region of the dielectric layer having a dielectric constant of about 20 to 25 is made of ZrO 2 , and the region of the dielectric structure having a dielectric constant of 3.9 is made of SiO 2 .
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