KR19990053224A - Capacitor of semiconductor memory device and manufacturing method thereof - Google Patents
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Abstract
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 메모리 장치 제조시 강유전체(ferroelectric) 물질 등의 고유전율(high dielectric) 물질을 유전체로 사용하는 고유전체 캐패시터 제조 공정에 관한 것이며, 강유전체를 비롯한 고유전율 물질을 캐패시터의 유전체로 사용하는 경우, 누설 전류에 의한 유전 손실을 감소시키는 반도체 메모리 장치의 캐패시터 및 그 제조방법을 제공하는데 그 목적이 있다. 전술한 바와 같이 산화막 상에 BST, SBT, PZT 등의 고유전체 박막을 형성할 경우 계면층의 형성을 피할 수 없다. 그런데, MgO, SrTiO3, Al2O3등의 산화금속계 절연 물질 상에는 계면층 없이 고유전체 박막을 형성할 수 있음이 보고되고 있다. 본 발명에서는 층간 절연막 상부에 고유전율 물질이 잘 증착되는 MgO, SrTiO3, Al2O3와 같은 산화금속계 절연 물질을 사용하여 패드를 형성한 다음 고유전체 박막을 증착하여 계면층의 형성을 억제함으로써 캐패시터의 누설 전류를 줄일 수 있도록 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of semiconductor manufacturing, and more particularly, to a process of manufacturing a high dielectric capacitor using a high dielectric material, such as a ferroelectric material, as a dielectric when manufacturing a semiconductor memory device. The purpose of the present invention is to provide a capacitor of a semiconductor memory device and a method of manufacturing the same, which reduce dielectric loss due to leakage current when using a dielectric as a capacitor. As described above, when a high dielectric thin film such as BST, SBT, PZT or the like is formed on the oxide film, the formation of an interface layer cannot be avoided. By the way, it has been reported that a high dielectric thin film can be formed without an interface layer on a metal oxide-based insulating material such as MgO, SrTiO 3 , and Al 2 O 3 . In the present invention, by forming a pad using a metal oxide-based insulating material such as MgO, SrTiO 3 , Al 2 O 3 well deposited high dielectric constant material on the interlayer insulating film by depositing a high-k dielectric thin film to suppress the formation of the interface layer It helps to reduce the leakage current of the capacitor.
Description
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 메모리 장치 제조시 강유전체(ferroelectric) 물질 등의 고유전율(high dielectric) 물질을 유전체로 사용하는 고유전체 캐패시터 제조 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of semiconductor manufacturing, and more particularly, to a process of manufacturing a high dielectric capacitor using a high dielectric material, such as a ferroelectric material, as a dielectric when manufacturing a semiconductor memory device.
DRAM을 비롯한 반도체 메모리 장치의 고집적화에 따라 원하는 반도체 장치의 동작 특성을 얻기에 충분한 캐패시터의 정전용량을 확보하는 것이 큰 이슈로 부각되고 있다. 이를 위하여 캐패시터의 하부 전극인 전하저장 전극의 표면적을 증가시키는 기술에 대한 많은 연구·개발이 진행되어 왔다. 그러나, 역시 고집적화에 따른 공정 마진의 확보 문제로 인하여 전하저장 전극의 표면적을 증가시키는데는 한계가 있다.With high integration of semiconductor memory devices including DRAM, securing a capacitance of a capacitor sufficient to obtain operating characteristics of a desired semiconductor device is a major issue. To this end, many researches and developments have been made on a technology for increasing the surface area of a charge storage electrode, which is a lower electrode of a capacitor. However, there is a limit to increase the surface area of the charge storage electrode due to the problem of securing the process margin due to high integration.
반도체 메모리 장치의 캐패시터의 정전용량은 다음의 수학식 1과 같이 표현된다.The capacitance of the capacitor of the semiconductor memory device is expressed by Equation 1 below.
여기서,은 유전체의 유전율, 'A'는 전극의 표면적, 'd'는 전극간 거리를 각각 나타낸다.here, Is the dielectric constant of the dielectric, 'A' is the surface area of the electrode, 'd' is the distance between electrodes.
전하저장 전극의 표면적 증가에 있어서의 한계를 고려하여, 캐패시터의 유전체로서 (Ba,Sr)TiO3(이하, BST라 함), Sr2Bi2Ta2O9(이하, SBT라 함), Pb(Zr,Ti)O3(이하, PZT라 함) 등과 같은 고유전율 물질을 사용하려는 많은 노력이 이루어지고 있다. 이는 수학식 1이 나타내고 있는 바와 같이 캐패시터의 정전용량이 유전율에 비례하는 원리를 적용한 것이다.Considering the limitations on the increase in the surface area of the charge storage electrode, (Ba, Sr) TiO 3 (hereinafter referred to as BST), Sr 2 Bi 2 Ta 2 O 9 (hereinafter referred to as SBT), Pb as the dielectric of the capacitor Many efforts have been made to use high dielectric constant materials such as (Zr, Ti) O 3 (hereinafter referred to as PZT). This is based on the principle that the capacitance of the capacitor is proportional to the dielectric constant, as shown in Equation (1).
첨부된 도면 도 1은 종래 기술에 따라 형성된 반도체 메모리 장치의 단면을 도시한 것으로, 일반적인 고유전체 캐패시터가 형성된 상태를 나타내고 있다.1 is a cross-sectional view of a semiconductor memory device formed in accordance with the prior art, and shows a state in which a general high dielectric capacitor is formed.
그 제조 공정을 간략히 살펴보면, 우선 반도체 기판(10) 상에 소오스/드레인(11), 게이트 산화막(12), 게이트 전극(13) 및 스페이서 산화막(14)으로 구성되는 모스 트랜지스터를 형성하고, 전체구조 상부에 층간 절연막인 산화막(15)을 증착한 다음, 콘택홀을 형성하고, 폴리실리콘 플러그(16)를 형성한다. 계속하여, 하부 Pt 전극(17)을 형성하고, PZT 박막(18) 및 상부 Pt 전극(19)을 차례로 형성한다.A brief description will be made of a MOS transistor composed of a source / drain 11, a gate oxide film 12, a gate electrode 13, and a spacer oxide film 14 on the semiconductor substrate 10. After depositing an oxide film 15, which is an interlayer insulating film, on the top, a contact hole is formed, and a polysilicon plug 16 is formed. Subsequently, the lower Pt electrode 17 is formed, and the PZT thin film 18 and the upper Pt electrode 19 are sequentially formed.
그런데, PZT 박막(18), SBT 박막, BST 박막과 같은 고유전체 박막은 Pt와 같은 하부 전극(17) 상에서는 잘 증착되지만, 산화막(SiO2)(15) 상에서는 잘 증착되지 않으며, 증착이 된다 하더라도 PZT 박막(18)과 산화막(15)과의 계면에 유전율이 낮은 계면층(A)이 형성되는 문제점이 있었다.By the way, high dielectric films such as PZT thin film 18, SBT thin film, and BST thin film are well deposited on lower electrode 17 such as Pt, but are not well deposited on oxide film (SiO 2 ) 15, even if deposited. There was a problem in that an interface layer A having a low dielectric constant was formed at the interface between the PZT thin film 18 and the oxide film 15.
더욱이 PZT 박막(18) 증착 직후에는 이와 같은 계면층(A)이 없다고 가정하더라도 PZT 박막(18)의 결정화를 위한 열처리 또는 후속 열공정을 거치는 동안에 PZT 박막(18)이 산화막(15)과 반응하게 되므로, 결국 계면층(A)의 형성을 막을 수 없게 된다.Furthermore, even if such an interfacial layer (A) is not present immediately after the deposition of the PZT thin film 18, the PZT thin film 18 reacts with the oxide film 15 during the heat treatment or subsequent thermal process for crystallization of the PZT thin film 18. Therefore, the formation of the interface layer A cannot be prevented eventually.
그런데 이와 같은 계면층(A)이 형성될 경우, 도 1의 원내에 도시된 바와 같이 누설 전류 경로가 형성되므로 반도체 장치의 성능 및 신뢰성을 크게 감소시키는 결과를 초래한다.However, when such an interfacial layer A is formed, a leakage current path is formed as shown in the circle of FIG. 1, which results in greatly reducing the performance and reliability of the semiconductor device.
본 발명은 강유전체를 비롯한 고유전율 물질을 캐패시터의 유전체로 사용하는 경우, 누설 전류에 의한 유전 손실을 감소시키는 반도체 메모리 장치의 캐패시터 및 그 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a capacitor of a semiconductor memory device and a method for manufacturing the same, which reduce dielectric loss due to leakage current when a high dielectric constant material including a ferroelectric is used as the dielectric of the capacitor.
도 1은 종래 기술에 따라 형성된 반도체 장치의 단면도.1 is a cross-sectional view of a semiconductor device formed in accordance with the prior art.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 고유전체 캐패시터 제조 공정도.2a to 2c is a process diagram of manufacturing a high-k dielectric capacitor according to an embodiment of the present invention.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 고유전체 캐패시터 제조 공정도.3A to 3C are high flow capacitor manufacturing process diagrams according to another embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
20 : 반도체 기판 21 : 소오스/드레인20 semiconductor substrate 21 source / drain
22 : 게이트 산화막 23 : 게이트 전극22 gate oxide film 23 gate electrode
24 : 스페이서 산화막 25 : 층간 절연막24 spacer oxide film 25 interlayer insulating film
26 : MgO막 27 : 폴리실리콘 플러그26: MgO film 27: polysilicon plug
28, 30 : Pt막 29 : PZT 박막28, 30 Pt film 29 PZT thin film
전술한 바와 같이 산화막 상에 BST, SBT, PZT 등의 고유전체 박막을 형성할 경우 계면층의 형성을 피할 수 없다. 그런데, MgO, SrTiO3, Al2O3등의 산화금속계 절연 물질 상에는 계면층 없이 고유전체 박막을 형성할 수 있음이 보고되고 있다. 본 발명에서는 층간 절연막 상부에 고유전율 물질이 잘 증착되는 MgO, SrTiO3, Al2O3와 같은 산화금속계 절연 물질을 사용하여 패드를 형성한 다음 고유전체 박막을 증착하여 계면층의 형성을 억제함으로써 캐패시터의 누설 전류를 줄일 수 있도록 한다.As described above, when a high dielectric thin film such as BST, SBT, PZT or the like is formed on the oxide film, the formation of an interface layer cannot be avoided. By the way, it has been reported that a high dielectric thin film can be formed without an interface layer on a metal oxide-based insulating material such as MgO, SrTiO 3 , and Al 2 O 3 . In the present invention, by forming a pad using a metal oxide-based insulating material such as MgO, SrTiO 3 , Al 2 O 3 well deposited high dielectric constant material on the interlayer insulating film by depositing a high-k dielectric thin film to suppress the formation of the interface layer It helps to reduce the leakage current of the capacitor.
상술한 본 발명의 기술적 원리로부터 제공되는 특징적인 반도체 장치의 캐패시터는 소정의 하부층이 형성된 반도체 기판 상부를 덮는 반도체 산화물; 상기 반도체 산화물 상에 제공된 산화금속계 절연 패드층; 상기 산화금속계 절연 패드층 상부에 그 일부가 오버랩되는 하부 전극; 상기 하부 전극 및 상기 산화금속계 절연 패드층을 덮는 고유전체 박막; 및 상기 고유전체 박막 상부에 제공된 상부 전극을 포함하여 이루어진다.A capacitor of a characteristic semiconductor device provided from the above-described technical principles of the present invention includes a semiconductor oxide covering an upper portion of a semiconductor substrate on which a predetermined lower layer is formed; A metal oxide insulating pad layer provided on the semiconductor oxide; A lower electrode partially overlapping the upper portion of the metal oxide insulating pad layer; A high dielectric thin film covering the lower electrode and the metal oxide insulating pad layer; And an upper electrode provided on the high dielectric thin film.
또한, 상술한 본 발명의 기술적 원리로부터 제공되는 특징적인 반도체 장치의 캐패시터 제조방법은 소정의 하부층 공정을 마친 반도체 기판 상부를 덮는 반도체 산화물을 형성하는 제1 단계; 상기 반도체 산화물 상에 산화금속계 절연 패드층을 형성하는 제2 단계; 상기 하부층과 콘택을 이루는 하부 전극을 형성하는 제3 단계; 상기 하부 전극 및 산화금속계 절연 패드층 상부에 고유전체 박막을 형성하는 제4 단계; 및 상기 고유전체 박막 상부에 상부 전극을 형성하는 제5 단계를 포함하여 이루어진다.In addition, the capacitor manufacturing method of the characteristic semiconductor device provided from the above-described technical principle of the present invention comprises a first step of forming a semiconductor oxide covering the upper portion of the semiconductor substrate after a predetermined lower layer process; Forming a metal oxide insulating pad layer on the semiconductor oxide; Forming a lower electrode making contact with the lower layer; Forming a high dielectric film on the lower electrode and the metal oxide insulating pad layer; And a fifth step of forming an upper electrode on the high dielectric film.
이하, 첨부된 도면을 참조하여 본 발명을 상술한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
첨부된 도면 도 2a 내지 도 2c는 본 발명의 일실시예에 따른 고유전체 캐패시터 제조 공정을 도시한 것이다.2A to 2C illustrate a process of manufacturing a high dielectric capacitor according to an embodiment of the present invention.
우선, 도 2a에 도시된 바와 같이 반도체 기판(20) 상에 소오스/드레인(21), 게이트 산화막(22), 게이트 전극(23) 및 스페이서 산화막(24)으로 구성되는 모스 트랜지스터를 형성하고, 전체구조 상부에 층간 절연막(25)을 증착한 다음, MgO막(26)을 증착한다.First, as shown in FIG. 2A, a MOS transistor including a source / drain 21, a gate oxide film 22, a gate electrode 23, and a spacer oxide film 24 is formed on the semiconductor substrate 20, and the entirety is formed. The interlayer insulating film 25 is deposited on the structure, and then the MgO film 26 is deposited.
다음으로, 도 2b에 도시된 바와 같이 MgO막(26) 및 층간 절연막(25)을 선택적 식각하여 콘택홀을 형성하고, 콘택홀을 매립하는 폴리실리콘 플러그(26)를 형성한다. 계속하여, Pt막(28)을 증착하고, 이를 패터닝하여 하부 전극을 형성한다.Next, as shown in FIG. 2B, the MgO layer 26 and the interlayer insulating layer 25 are selectively etched to form contact holes, and a polysilicon plug 26 filling the contact holes is formed. Subsequently, a Pt film 28 is deposited and patterned to form a lower electrode.
이어서, 도 2c에 도시된 바와 같이 PZT 박막(29)을 증착하고 열처리를 실시하여 결정화를 이룬 다음, Pt막(30)을 증착한다. 물론 PZT 박막(29)을 대신하여 BST 박막 또는 SBT 박막을 사용할 수 있으며, 그들을 도핑하여 사용할 수도 있다.Subsequently, as illustrated in FIG. 2C, the PZT thin film 29 is deposited and subjected to heat treatment to achieve crystallization, and then the Pt film 30 is deposited. Of course, instead of the PZT thin film 29, a BST thin film or an SBT thin film may be used, and they may be used by doping them.
상술한 일실시예에서 MgO막(26)을 대신하여 TiO2, ZrO2, Al2O3, SrTiO3, LaAlO3, KTaO3, LiNbO3, MgF2, 납(Pb)-산화막, 비스무스(Bi)-산화막 등의 산화금속계 박막을 사용할 수 있으며, 그 중에서도 유전체 박막에 포함된 원소들의 산화물을 사용할 경우 계면 특성이 우수하다. 예를 들어 유전체로서 PZT 박막을 사용하는 경우에는 납(Pb)-산화막, ZrO2, TiO2등을 사용하는 것이 바람직하며, 유전체로서 SBT 박막을 사용하는 경우에는 SrTiO3, 비스무스(Bi)-산화막, KTaO3등을 사용하는 것이 바람직하다.In place of the MgO film 26 in the above-described example TiO 2, ZrO 2, Al 2 O 3, SrTiO 3, LaAlO 3, KTaO 3, LiNbO 3, MgF 2, lead (Pb) - oxide, bismuth (Bi A metal oxide thin film such as) -oxide film may be used, and interfacial properties are excellent when oxides of elements included in the dielectric thin film are used. For example, when a PZT thin film is used as the dielectric, a lead (Pb) -oxide film, ZrO 2 , TiO 2, or the like is preferably used. When using an SBT thin film as the dielectric, SrTiO 3 and bismuth (Bi) -oxide film are preferred. , KTaO 3 or the like is preferable.
상술한 바와 같이 본 발명은 산화금속계 패드 및 하부 전극 상에서 고유전체 박막의 증착이 이루어지므로 종래와 같이 누설 전류 경로를 제공하는 계면층이 나타나지 않는다.As described above, since the high-k dielectric thin film is deposited on the metal oxide pad and the lower electrode, the interface layer providing the leakage current path does not appear as in the prior art.
첨부된 도면 도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 고유전체 캐패시터 제조 공정을 도시한 것이다.3A to 3C illustrate a process of manufacturing a high dielectric capacitor according to another embodiment of the present invention.
우선, 도 3a에 나타난 바와 같이 반도체 기판(40) 상에 소오스/드레인(41), 게이트 산화막(42), 게이트 전극(43) 및 스페이서 산화막(44)으로 구성되는 모스 트랜지스터를 형성하고, 전체구조 상부에 층간 절연막(45)을 증착한 다음, 그 상부에 PZT 박막(46)을 증착하고 결정화를 위한 열처리를 실시한다. 이때, 열처리 공정에 의해 PZT 박막(46) 하부에 계면층(47)이 형성된다.First, as shown in FIG. 3A, a MOS transistor including a source / drain 41, a gate oxide film 42, a gate electrode 43, and a spacer oxide film 44 is formed on the semiconductor substrate 40, and the overall structure is formed. After the interlayer insulating film 45 is deposited on the upper side, the PZT thin film 46 is deposited on the upper side thereof, and heat treatment for crystallization is performed. At this time, the interface layer 47 is formed under the PZT thin film 46 by the heat treatment process.
다음으로, 도 3b에 도시된 바와 같이 그 하부의 계면층(47)을 포함한 PZT 박막(46) 및 층간 절연막(45)을 선택적 식각하여 콘택홀을 형성하고, 콘택홀을 매립하는 폴리실리콘 플러그(48)를 형성한다. 계속하여, Pt막(49)을 증착하고, 이를 패터닝하여 하부 전극을 형성한다.Next, as illustrated in FIG. 3B, the PZT thin film 46 including the interfacial layer 47 and the interlayer insulating layer 45 are selectively etched to form a contact hole, and a polysilicon plug filling the contact hole. 48). Subsequently, a Pt film 49 is deposited and patterned to form a lower electrode.
이어서, 도 3c에 도시된 바와 같이 PZT 박막(50)을 증착하고, 열처리를 실시하여 결정화를 이룬 다음, 그 상부에 Pt막(51)을 증착한다. 물론 PZT 박막(50)을 대신하여 BST 박막을 사용할 수 있으며, PZT 또는 BST를 도핑하여 사용할 수도 있다.Subsequently, as illustrated in FIG. 3C, a PZT thin film 50 is deposited, and a heat treatment is performed to form crystallization, and then a Pt film 51 is deposited thereon. Of course, instead of the PZT thin film 50, a BST thin film may be used, or PZT or BST may be used by doping.
상술한 본 발명의 다른 실시예는 캐패시터의 고유전율 물질 자체를 패드층으로 사용한 것이다. 즉, 캐패시터의 유전체가 BST일 경우 패드층 자체도 BST(또는 PZT, SBT)를 사용할 수 있다. 고유전율 물질로 패드를 형성할 때 층간 절연막과의 계면에서 계면층이 생기지만 패드층의 상부 표면은 후에 증착될 고유전체 박막과 같은 성질을 가지기 때문에 하부 전극 형성후 고유전체 박막의 증착이 매우 잘 이루어질 수 있다. 이러한 경우에도 누설 전류의 경로가 형성되지 않음을 알 수 있다.Another embodiment of the present invention described above uses the high-k material of the capacitor itself as a pad layer. That is, when the dielectric of the capacitor is BST, the pad layer itself may use BST (or PZT, SBT). When the pad is formed of a high dielectric constant material, an interface layer is formed at the interface with the interlayer insulating film, but since the upper surface of the pad layer has the same properties as the high dielectric thin film to be deposited later, the deposition of the high dielectric thin film after the formation of the lower electrode is very well performed. Can be done. It can be seen that even in this case, no path of leakage current is formed.
상술한 본 발명의 일실시예 및 다른 실시예에서, 상/하부 전극으로서 Pt 외에 Ir, Ru, Re, Rh, Sr 등의 금속 또는 그의 산화물을 사용할 수 있으며, PZT 박막을 대신하여 BST 박막, SBT 박막를 사용할 수 있다.In one embodiment and the other embodiments of the present invention described above, as the upper and lower electrodes, metals such as Ir, Ru, Re, Rh, Sr, or oxides thereof may be used in addition to Pt, and BST thin film, SBT instead of PZT thin film. Thin films can be used.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
이상에서와 같이 본 발명을 실시하면 고유전율 물질의 증착이 용이하며 누설 전류의 경로를 형성하지 않는 산화금속계 절연 패드층을 도입하여 반도체 메모리 장치의 제조 공정을 좀더 용이하게 하고, 반도체 메모리 장치의 성능 및 신뢰도를 향상시킬 수 있다.As described above, when the present invention is implemented, a metal oxide insulating pad layer which is easy to deposit high dielectric constant material and does not form a path of leakage current is introduced to facilitate the manufacturing process of the semiconductor memory device, and the performance of the semiconductor memory device. And reliability can be improved.
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| KR100396179B1 (en) * | 1999-12-28 | 2003-08-27 | 가부시키가이샤 무라타 세이사쿠쇼 | Thin film multilayered structure, ferroelectric thin film element, and manufacturing method of the same |
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1997
- 1997-12-23 KR KR1019970072825A patent/KR19990053224A/en not_active Application Discontinuation
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