KR20020010040A - Noise canceller - Google Patents

Noise canceller Download PDF

Info

Publication number
KR20020010040A
KR20020010040A KR1020000043811A KR20000043811A KR20020010040A KR 20020010040 A KR20020010040 A KR 20020010040A KR 1020000043811 A KR1020000043811 A KR 1020000043811A KR 20000043811 A KR20000043811 A KR 20000043811A KR 20020010040 A KR20020010040 A KR 20020010040A
Authority
KR
South Korea
Prior art keywords
signal
delay
clock signal
pulse
edge
Prior art date
Application number
KR1020000043811A
Other languages
Korean (ko)
Other versions
KR100367739B1 (en
Inventor
이중호
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR10-2000-0043811A priority Critical patent/KR100367739B1/en
Publication of KR20020010040A publication Critical patent/KR20020010040A/en
Application granted granted Critical
Publication of KR100367739B1 publication Critical patent/KR100367739B1/en

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125—Discriminating pulses
    • H03K5/1252—Suppression or limitation of noise or interference
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors

Abstract

PURPOSE: A noise eliminating circuit is provided to eliminate a noise of a clock signal regardless of its magnitude by varying a width of a pulse signal generated when detecting rising and falling edges of the clock signal using a delay circuit. CONSTITUTION: The first edge detecting part(20) receives a clock signal(CLK) to detect a rising edge of the clock signal. When the rising edge is detected, the first edge detecting part(20) determines a pulse width of a delay signal(N3) of the first delay part(10) and outputs a pulse signal(N1) based on determination of the pulse width. The first delay part(10) comprises a latch and a gate array and generates the delay signal(N3) for determining a width of the pulse signal(N1) outputted from the first edge detecting part(20). The second edge detecting part(30) receives an inverted clock signal(CLK) to detect a rising edge of the received clock signal. When the rising edge is detected, the second edge detecting part(30) determines a pulse width of a delay signal(N4) of the second delay part(40) and outputs a pulse signal(N2) based on determination of the pulse width. The second delay part(40) comprises a latch and a gate array and generates the delay signal(N4) for determining a width of the pulse signal(N2) outputted from the second edge detecting part(30). An RS latch(50) receives the pulse signals(N1, N2) to restore the clock signal(CLK).

Description

노이즈 제거기{NOISE CANCELLER}Noise Canceler {NOISE CANCELLER}

본 발명은 노이즈 제거기에 관한 것으로, 특히 클럭신호의 상승에지 및 하강에지가 검출될 때 발생하는 펄스신호의 폭을 가변함으로써 클럭신호에 실려오는 노이즈를 크기에 관계없이 제거할 수 있도록 한 노이즈 제거기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a noise canceller, and more particularly, to a noise canceller configured to remove a noise of a clock signal regardless of size by varying a width of a pulse signal generated when a rising edge and a falling edge of a clock signal are detected. It is about.

도1은 종래 노이즈 제거기에 대한 구성을 보인 회로도로서, 이에 도시된 바와같이 클럭신호(CLK)를 입력받아 이를 소정 시간 지연하는 지연부(RCD)와, 상기 지연부(RCD)의 출력신호(N1)와 클럭신호(CLK)를 입력받아 이를 노아 연산하는 노아게이트(NOR1)와, 상기 지연부(RCD)의 출력신호(N1)와 클럭신호(CLK)를 입력받아 낸드 연산하는 낸드게이트(NAND1)와, 상기 낸드게이트(NAND1)와 노아게이트(NOR1)의 출력신호(N3),(N4)를 입력받아 이를 알에스 래칭하는 알에스 래치(LATCH1)로 구성되고, 상기 지연부(RCD)는 저항(R)과 커패시터(C)로 구성되며, 이와같이 구성된 종래 장치의 동작을 설명한다.FIG. 1 is a circuit diagram illustrating a conventional noise canceller. As shown in FIG. 1, a delay unit RCD receives a clock signal CLK and delays the predetermined time, and an output signal N1 of the delay unit RCD. ) And a NOR gate NOR1 that receives a clock signal CLK and performs a noble operation, and a NAND gate NAND1 that receives an output signal N1 and a clock signal CLK of the delay unit RCD. And an N latch (LATCH1) for receiving and latching the output signals N3 and N4 of the NAND gate NAND1 and the NOR gate NOR1, and the delay unit RCD is a resistor. The operation of the conventional apparatus constituted of (R) and the capacitor (C) in this manner will be described.

먼저, 지연부(RCD)는 클럭신호(CLK)를 입력받아 소정 시간 지연하여 그에 따른 지연신호(N1)를 출력하고, 낸드게이트(NAND1)는 상기 클럭신호(CLK)와 지연부 (RCD)의 지연신호(N1)를 입력받아 낸드 연산하여 출력한다.First, the delay unit RCD receives the clock signal CLK and delays the predetermined time, and outputs a delay signal N1 according to the NAND gate. The NAND gate NAND1 is connected to the clock signal CLK and the delay unit RCD. The delay signal N1 is input and NAND-outputted.

또한, 노아게이트(NOR1)는 상기 클럭신호(CLK)와 지연부(RCD)의 지연신호 (N1)를 입력받아 이를 노아 연산하여 출력한다.In addition, the NOR gate NOR1 receives the delayed signal N1 of the clock signal CLK and the delay unit RCD and outputs the NOR operation.

그러면, 알에스 래치(LATCH)는 상기 노아게이트(NOR1)의 출력신호(N3)와 상기 낸드게이트(NAND1)의 출력신호(N4)를 입력받아 이를 알에스 래칭하여 그에 따른 클럭 복원신호(OUT)를 출력한다.Then, the latch LATCH receives the output signal N3 of the NOR gate NOR1 and the output signal N4 of the NAND gate NAND1, and latches it to perform the clock recovery signal OUT accordingly. Outputs

즉, 처음 입력된 클럭신호(CLK)와 주파수가 동일하면서도 노이즈 부분이 제거된 클럭신호(CLK)가 지연부(RCD)의 지연시간 만큼 지연되어 출력된다.That is, the clock signal CLK having the same frequency as the first input clock signal CLK and removing the noise portion is delayed by the delay time of the delay unit RCD and output.

그러나, 상기와 같이 동작하는 종래 장치는, 저항과 커패시터에 의한 지연을 사용하여, 제거하려는 노이즈의 듀티가 크면 클수록 저항과 커패시터의 값을 크게 하여야 하므로 레이 아웃 면적이 커지게 되고, 또한 저항과 커패시터값이 한번 고정되면 그 저항과 커패시터에 의한 지연보다 넓은 노이즈가 발생하는 경우에 그 노이즈를 제거하지 못하는 문제점이 있다.However, in the conventional apparatus operating as described above, the larger the duty of the noise to be removed using the delay caused by the resistor and the capacitor, the larger the value of the resistor and the capacitor is, so the layout area becomes larger and the resistor and the capacitor are larger. Once the value is fixed, there is a problem in that the noise cannot be removed when a wider noise than the delay caused by the resistor and the capacitor occurs.

따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 클럭신호의 상승에지 및 하강에지의 검출시 발생하는 펄스신호의 폭을 지연회로를 이용하여 가변시킴으로써 클럭신호에 실려오는 노이즈를 크기에 관계없이 제거할 수 있도록 한 노이즈 제거기를 제공함에 그 목적이 있다.Therefore, the present invention devised in view of the above-described problems by varying the width of the pulse signal generated by detecting the rising edge and falling edge of the clock signal by using a delay circuit irrespective of the magnitude of the noise carried on the clock signal The purpose is to provide a noise canceller that can be removed.

도1은 종래 노이즈 제거기의 구성을 보인 회로도.1 is a circuit diagram showing the configuration of a conventional noise canceller.

도2는 본 발명 노이즈 제거기의 구성을 보인 회로도.Figure 2 is a circuit diagram showing the configuration of the noise canceller of the present invention.

도3은 도2에 있어서의 각 부분에 대한 타이밍도.3 is a timing diagram for each part in FIG. 2;

*****도면의 주요부분에 대한 부호의 설명********** Description of the symbols for the main parts of the drawings *****

10:제1 지연부 20:제1 에지검출부10: first delay unit 20: first edge detection unit

30:제2 에지검출부 40:제2 지연부30: second edge detection unit 40: second delay unit

50:알에스 래치50: RS latch

상기와 같은 목적을 달성하기 위한 본 발명은 클럭신호를 입력받아 그 클럭신호의 상승에지가 검출되면, 후술할 제1 지연부의 지연신호에 의해 펄스폭을 결정하여 그에 따른 펄스신호를 출력하는 제1 에지검출부와; 래치와 게이트 어레이로 이루어져, 상기 제1 에지검출부로부터 출력되는 펄스신호의 폭을 결정하기 위한 지연신호를 발생하는 제1 지연부와; 클럭신호를 반전하여 입력받아 그 반전된 클럭신호의 상승에지가 검출되면, 후술할 제2 지연부의 지연신호에 의해 펄스폭을 결정하여 그에 따른 펄스신호를 출력하는 제2 에지검출부와; 래치와 게이트 어레이로 이루어져, 상기 제2 에지검출부로부터 출력되는 펄스신호의 폭을 결정하기 위한 지연신호를 발생하는 제2 지연부와; 상기 제1,제2 에지검출부로부터 출력되는 펄스신호를 입력받아 이를 알에스 래칭하여 상기 클럭신호로 복원하는 알에스 래치로 구성한 것을 특징으로 한다.According to the present invention for achieving the above object, when the clock signal is received and the rising edge of the clock signal is detected, the pulse width is determined by the delay signal of the first delay unit to be described later, and the pulse signal is outputted accordingly. An edge detector; A first delay unit comprising a latch and a gate array to generate a delay signal for determining a width of a pulse signal output from the first edge detector; A second edge detector for inverting a clock signal and receiving a rising edge of the inverted clock signal, determining a pulse width based on a delay signal of a second delay unit to be described later, and outputting a pulse signal accordingly; A second delay unit comprising a latch and a gate array to generate a delay signal for determining a width of the pulse signal output from the second edge detector; The first and second edge detectors receive the pulse signal, and latches it.

이하, 본 발명에 의한 노이즈 제거기를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, a noise canceller according to the present invention will be described in detail with reference to the accompanying drawings.

도2는 본 발명 노이즈 제거기에 대한 구성을 보인 블록도로서, 이에 도시한 바와같이 클럭신호(CLK)를 입력받아 그 클럭신호(CLK)의 상승에지가 검출되면, 후술할 제1 지연부(10)의 지연신호(N3)에 의해 펄스폭을 결정하여 그에 따른 펄스신호(N1)를 출력하는 제1 에지검출부(20)와; 래치와 게이트 어레이로 이루어져, 상기 제1 에지검출부(20)로부터 출력되는 펄스신호(N1)의 폭을 결정하기 위한 지연신호(N3)를 발생하는 제1 지연부(10)와; 클럭신호(CLK)를 반전하여 입력받아 그 반전된 클럭신호(CLK)의 상승에지가 검출되면, 후술할 제2 지연부(40)의 지연신호(N4)에 의해 펄스폭을 결정하여 그에 따른 펄스신호(N2)를 출력하는 제2 에지검출부(30)와; 래치와 게이트 어레이로 이루어져, 상기 제2 에지검출부(30)로부터 출력되는 펄스신호(N2)의 폭을 결정하기 위한 지연신호(N4)를 발생하는 제2 지연부(40)와; 상기 제1,제2 에지검출부(20),(30)로부터 출력되는 펄스신호 (N1),(N2)를 입력받아 이를 알에스 래칭하여 상기 클럭신호(CLK)로 복원하는 알에스 래치(50)로 구성하며, 이와 같이 구성한 본 발명의 동작을 설명한다.FIG. 2 is a block diagram showing the configuration of the noise canceller of the present invention. When the clock signal CLK is input and the rising edge of the clock signal CLK is detected, the first delay unit 10 will be described later. A first edge detector 20 for determining a pulse width based on the delay signal N3 of the T1 and outputting a pulse signal N1 according thereto; A first delay unit (10) comprising a latch and a gate array to generate a delay signal (N3) for determining a width of the pulse signal (N1) output from the first edge detector (20); If the rising edge of the inverted clock signal CLK is detected by inverting the clock signal CLK, the pulse width is determined by the delay signal N4 of the second delay unit 40, which will be described later. A second edge detector 30 which outputs a signal N2; A second delay unit (40) comprising a latch and a gate array to generate a delay signal (N4) for determining a width of the pulse signal (N2) output from the second edge detector (30); RS latch 50 for receiving pulse signals N1 and N2 output from the first and second edge detectors 20 and 30 and latching them to restore the clock signal CLK. The operation of the present invention configured as described above will be described.

먼저, 제1 에지검출부(20)는 도3의 (a)와 같은 클럭신호(CLK)를 입력받아 그 클럭신호(CLK)의 상승 에지가 검출되면, 도3의 (b)와 같은 펄스신호(N1)를 출력한다.First, when the first edge detector 20 receives the clock signal CLK as shown in FIG. 3A and detects the rising edge of the clock signal CLK, the first edge detector 20 receives the pulse signal as shown in FIG. Outputs N1).

이때, 제1 지연부(10)는 상기 도3의 (b)와 같은 펄스신호(N1)를 반전하여 입력받아 이를 소정 지연시간 만큼 지연하여 그에 따른 지연신호(N3)를 상기 제1 에지검출부(20)로 도3의 (c)와 같이 출력하는데, 이때 상기 지연시간으로 상기 도3의 (b)와 같은 펄스신호(N1)의 폭을 결정한다.In this case, the first delay unit 10 inverts and receives the pulse signal N1 as shown in FIG. 3 (b) by a predetermined delay time, and delays the delay signal N3 according to the first edge detector (B). 20, as shown in FIG. 3 (c), wherein the delay time determines the width of the pulse signal N1 as shown in FIG.

이때, 상기 제1 지연부(10)는 래치와 게이트 어레이로 구성된다.In this case, the first delay unit 10 includes a latch and a gate array.

즉, 상기 제1 에지검출부(20)에서 상승에지가 검출되면 상기 펄스신호(N1)는 하이레벨이 되고, 이후 상기 지연부(10)의 지연신호(N2)가 하이에서 로우로 천이되면 그 지연신호(N2)의 지연시간 만큼 지연되어 상기 펄스신호(N2)가 로우레벨이 된다.That is, when the rising edge is detected by the first edge detector 20, the pulse signal N1 becomes high level, and when the delay signal N2 of the delay unit 10 transitions from high to low, the delay is delayed. The pulse signal N2 becomes low level by being delayed by the delay time of the signal N2.

그리고, 제2 에지검출부(30)는 도3의 (a)와 같은 클럭신호(CLK)를 반전하여 입력받아 그 반전된 클럭신호(CLK)의 상승에지가 검출되면, 도3의 (d)와 같은 펄스신호(N2)를 출력한다.The second edge detector 30 inverts the clock signal CLK as shown in FIG. 3A and receives the rising edge of the inverted clock signal CLK. The same pulse signal N2 is output.

그러면, 제2 지연부(40)는 상기 도3의 (d)와 같은 펄스신호(N2)를 반전하여 입력받아 이를 소정 지연시간 만큼 지연하여 그에 따른 지연신호(N4)를 상기 제2 에지검출부(30)로 도3의 (e)와 같이 출력하는데, 이때 상기 지연시간으로 상기 도3의 (d)와 같은 펄스신호(N2)의 폭을 결정한다.Then, the second delay unit 40 inverts and receives the pulse signal N2 as shown in FIG. 3 (d) by a predetermined delay time, and delays the delay signal N4 according to the second edge detection unit (D). 30), as shown in (e) of FIG. 3, wherein the delay time determines the width of the pulse signal (N2) as shown in (d) of FIG.

이때, 상기 제2 지연부(40)는 래치와 게이트 어레이로 구성한다.In this case, the second delay unit 40 includes a latch and a gate array.

즉, 상기 제2 에지검출부(30)에서 반전된 클럭신호(CLK)의 상승에지가 검출되면 상기 펄스신호(N2)는 하이레벨이 되고, 이후 상기 지연부(40)의 지연신호(N4)가 하이에서 로우로 천이되면 그 지연신호(N4)의 지연시간 만큼 지연되어 상기 펄스신호(N2)가 로우레벨이 된다.That is, when the rising edge of the clock signal CLK inverted by the second edge detector 30 is detected, the pulse signal N2 becomes high level, and then the delay signal N4 of the delay unit 40 is When the transition from high to low is delayed by the delay time of the delay signal N4, the pulse signal N2 becomes low level.

이후, 알에스 래치부(50)는 상기 제1 에지검출부(20) 및 제2 에지검출부(30)로부터 출력되는 펄스신호를 입력받아 이를 알에스 래칭하여 상기 클럭신호(CLK)로 복원한다.Thereafter, the RS latch unit 50 receives the pulse signals output from the first edge detector 20 and the second edge detector 30 and latches them to restore the clock signal CLK.

즉, 상기 알에스 래치부(50)는 상기 도3의 (b)와 같은 펄스신호(N1)가 하이로 셋트단(S)에 입력되고, 도3의 (d)와 같은 펄스신호(N2)가 로우로 리셋단(R)에 입력되면, 하이신호를 출력하고, 이때, 상기 도3의 (b)와 같은 펄스신호(N1)가 로우로 천이되면, 현재 출력되는 하이신호를 계속하여 출력하며, 상기 도3의 (d)와 같은 펄스신호(N2)가 하이로 천이되면 로우신호를 출력한다.That is, the RS latch unit 50 has a pulse signal N1 as shown in FIG. 3B being input to the high set terminal S, and a pulse signal N2 as shown in FIG. When is input to the reset terminal (R) to the low, and outputs a high signal, at this time, if the pulse signal (N1) as shown in (b) of Figure 3 transitions to low, and outputs the currently output high signal When the pulse signal N2 as shown in (d) of FIG. 3 transitions high, a low signal is output.

다시 말해서, 본 발명은 제1,제2 에지검출부(20),(30)에서 출력되는 펄스신호를 알에스 래치(50)의 입력으로 하여 입력 클럭신호(CLK)와 주파수는 같고, 위상이 지연되며, 노이즈가 제거된 출력신호(OUT)를 얻게 되는데, 클럭신호(CLK)의 로우에서 발생하는 노이즈는 상기 제1 에지검출부(20)에서 제거되고, 클럭신호(CLK)의 하이에서 발생하는 노이즈는 제2 에지검출부(30)에서 제거된다.In other words, according to the present invention, the pulse signal output from the first and second edge detectors 20 and 30 is input to the RS latch 50 so that the frequency is the same as the input clock signal CLK and the phase is delayed. The output signal OUT from which the noise is removed is obtained. The noise generated at the low level of the clock signal CLK is removed by the first edge detector 20 and the noise generated at the high level of the clock signal CLK. Is removed from the second edge detector 30.

이상에서 상세히 설명한 바와같이 본 발명은 래치와 게이트를 이용하여 지연회로를 구성함으로써 레이아웃 면적을 줄일 수 있고, 또한 클럭의 상승에지 및 하강에지가 검출되면 발생하는 펄스신호의 폭을 지연회로를 이용하여 가변시킴으로써 넓은 영역의 노이즈를 제거하는 효과가 있다.As described in detail above, the present invention can reduce the layout area by configuring a delay circuit using a latch and a gate, and further, by using a delay circuit, a width of a pulse signal generated when a rising edge and a falling edge of a clock are detected. By varying, it is effective to remove a large area of noise.

Claims (1)

클럭신호를 입력받아 그 클럭신호의 상승에지가 검출되면, 후술할 제1 지연부의 지연신호에 의해 펄스폭을 결정하여 그에 따른 펄스신호를 출력하는 제1 에지검출부와;A first edge detector for receiving a clock signal and detecting a rising edge of the clock signal, determining a pulse width based on a delay signal of a first delay unit to be described later, and outputting a pulse signal accordingly; 래치와 게이트 어레이로 이루어져, 상기 제1 에지검출부로부터 출력되는 펄스신호의 폭을 결정하기 위한 지연신호를 발생하는 제1 지연부와;A first delay unit comprising a latch and a gate array to generate a delay signal for determining a width of a pulse signal output from the first edge detector; 클럭신호를 반전하여 입력받아 그 반전된 클럭신호의 상승에지가 검출되면, 후술할 제2 지연부의 지연신호에 의해 펄스폭을 결정하여 그에 따른 펄스신호를 출력하는 제2 에지검출부와;A second edge detector for inverting a clock signal and receiving a rising edge of the inverted clock signal, determining a pulse width based on a delay signal of a second delay unit to be described later, and outputting a pulse signal accordingly; 래치와 게이트 어레이로 이루어져, 상기 제2 에지검출부로부터 출력되는 펄스신호의 폭을 결정하기 위한 지연신호를 발생하는 제2 지연부와;A second delay unit comprising a latch and a gate array to generate a delay signal for determining a width of the pulse signal output from the second edge detector; 상기 제1,제2 에지검출부로부터 출력되는 펄스신호를 입력받아 이를 알에스 래칭하여 상기 클럭신호로 복원하는 알에스 래치로 구성한 것을 특징으로 하는 노이즈 제거기.Noise canceller characterized in that it is configured to receive the pulse signal output from the first and second edge detection unit by latching it to recover the clock signal.
KR10-2000-0043811A 2000-07-28 2000-07-28 Noise canceller KR100367739B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2000-0043811A KR100367739B1 (en) 2000-07-28 2000-07-28 Noise canceller

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0043811A KR100367739B1 (en) 2000-07-28 2000-07-28 Noise canceller

Publications (2)

Publication Number Publication Date
KR20020010040A true KR20020010040A (en) 2002-02-02
KR100367739B1 KR100367739B1 (en) 2003-01-10

Family

ID=19680625

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0043811A KR100367739B1 (en) 2000-07-28 2000-07-28 Noise canceller

Country Status (1)

Country Link
KR (1) KR100367739B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113228510A (en) * 2018-12-27 2021-08-06 ams国际有限公司 Filter for removing interference from a signal
WO2023074931A1 (en) * 2021-10-26 2023-05-04 (주)블라썸테크놀로지 Mipi c-phy toggle generation circuit, and mipi c-phy clock recovery circuit including same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2819973B2 (en) * 1992-11-12 1998-11-05 日本電気株式会社 Noise removal circuit
JP3345501B2 (en) * 1994-03-14 2002-11-18 沖電気工業株式会社 Delay circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113228510A (en) * 2018-12-27 2021-08-06 ams国际有限公司 Filter for removing interference from a signal
WO2023074931A1 (en) * 2021-10-26 2023-05-04 (주)블라썸테크놀로지 Mipi c-phy toggle generation circuit, and mipi c-phy clock recovery circuit including same

Also Published As

Publication number Publication date
KR100367739B1 (en) 2003-01-10

Similar Documents

Publication Publication Date Title
US9207704B2 (en) Glitchless clock switching that handles stopped clocks
JPH02288533A (en) Circuit for eliminatng quasi-stable phenomenon related to clock signal and asynchronous data signal
US9319038B2 (en) Glitch free input transition detector
KR100309233B1 (en) Single-end-zero receiver circiut
KR100367739B1 (en) Noise canceller
US7719320B2 (en) Method and circuit for filtering glitches
JP2005348408A (en) Reset circuitry for integrated circuit
KR20090046605A (en) Short pulse rejection circuit and semiconductor device having the same
JP4164357B2 (en) Frequency comparator
US10014849B2 (en) Clock detectors and methods of detecting clocks
JP5519456B2 (en) Edge detection circuit and edge detection method
US5126594A (en) Voltage spike detection circuit for use in detecting clock edge transitions within a serial communication system
KR19990054562A (en) Noise canceling device
KR100407997B1 (en) Input Buffer Circuit
KR0152346B1 (en) Clock switching circuit
JP2682520B2 (en) Edge detection circuit
KR0177756B1 (en) Noise eliminating circuit
KR102570959B1 (en) Integrated circuit
JP2008047990A (en) Short-time signal detection circuit
KR100392337B1 (en) A circuits for generating minimum on/of pulse width
KR0170508B1 (en) Noise pulse filtering circuit
KR940004997Y1 (en) Error detecting apparatus of digital data signal
KR100544015B1 (en) Noise cancellation circuit
KR0136619B1 (en) Noise eliminating circuit
US8816737B1 (en) Interface circuit for signal transmission

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051118

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee