KR20020009864A - 초고주파 반도체 회로 - Google Patents

Abstract

본 발명은 반도체 제조의 개발 기간을 효과적으로 단축시키기 위한 초고주파 반도체 회로에 관한 것으로, 고주파 신호경로로 연결되어 있는 제 1, 제 2 반도체 회로와, 온 칩 정합이 가능하도록 외부 입력 신호를 저장하는 레지스터와, 상기 레지스터와 동시에 외부 입력 신호를 입력받아 입력신호를 디코딩하는 디코더와, 그리고 상기 디코더의 출력신호를 입력받고 상기 고주파 신호 경로에 연결되어 임피던스 정합 및 이득 정합을 위한 수동소자로 구성된 정합부를 포함하여 구성함을 특징으로 한다.

Description

초고주파 반도체 회로{Radio Frequency Integrated Circuit}

본 발명은 초고주파 회로(RFIC: Radio Frequency Integrated Circuit)에 관한 것으로, 특히 반도체 제조의 개발 기간을 효과적으로 단축시키기 위한 초고주파 반도체 회로에 관한 것이다.

일반적으로 고주파 혹은 초고주파 회로의 구현은 하이브리드(hybrid) 형태 즉, PCB(Printed Circuit Board)상에 디스크리트(discrete) 능동소자와 수동소자의 조합으로 구성되어 있다.

고주파 및 초고주파 영역은 이런 형태의 기술에서 초기 모의 실험 결과가 실제 결과와 일치하지 않는 경우가 많다. 따라서 임피던스 및 이득 정합과정을 반드시 거쳐야 한다.

이 때 임피던스 및 이득 정합 과정은 PCB 상에서 진행되는데 이러한 정합 과정을 여러 번 반복하여야만 원하는 특성을 만들어 낼 수 있다.

하지만, 하이브리드 고주파 및 초고주파 회로 블록이 단일 칩으로 구현 가능하게 되면서 상기 정합과정은 불가능하게 되었다.

다시 말해, 임피던스 및 이득 정합을 위해서는 새로운 반도체 제조 공정을 수행해야 하는데, 이는 보통 수개월의 작업을 필요로 하여 많은 제조 단가가 발생하게 되고, 이런 점은 빠른 제품 순환을 요구하는 반도체 시장에서 경쟁력 약화를 초래하게 된다.

결국, 정확한 모델과 이를 이용한 모의 실험의 정확도에 기대하는 수밖에 없는데 현재 상용화되어 있는 고주파 및 초고주파 캐드 툴(CAD Tool)이 계속 업그레이드(upgrade)되고 있기는 하지만 오차가 있는 것이 현실이다.

특히, 최근에 부각되고 있는 실리콘기판의 기술(CMOS, BiCMOS등)에서 실리콘 기판의 특성상 모의 실험의 예상과 많이 어긋나는 경우가 빈번히 발생하고 있다. 따라서 최소한 반도체 제조과정을 두 번 이상 순환하여야만 원하는 특성 및 양산성을 가지는 칩을 만들 수 있다.

본 발명은 집적화된 고주파 및 초고주파 회로에서 반도체 제조 공정 후 웨이퍼 상태 또는 패키지 후에 임피던스 및 이득 정합을 수행하지 못하는 문제점을 해결하기 위해 안출한 것으로 정합용 수동 소자 조합을 몇 개의 신호와 디코더를 통해 원하는 특성의 정합 조합을 구하기 위한 초고주파 반도체 회로를 제공하는데 그 목적이 있다.

도 1은 본 발명에 의한 초고주파 반도체 회로의 구성을 나타낸 블록다이어그램

도 2a 및 도 2b는 초고주파 반도체 회로의 정합부의 구성을 나타낸 회로도

도 3은 본 발명에 의한 임피던스 정합 흐름도

도면의 주요 부분에 대한 부호 설명

1 : 레지스터 2 : 디코더

3 : 정합부 11,12 : 제 1, 제 2 고주파회로

상기와 같은 목적을 달성하기 위한 본 발명에 의한 초고주파 반도체 회로는 고주파 신호경로로 연결되어 있는 제 1, 제 2 반도체 회로와, 온 칩 정합이 가능하도록 외부 입력 신호를 저장하는 레지스터와, 상기 레지스터와 동시에 외부 입력 신호를 입력받아 입력신호를 디코딩하는 디코더와, 그리고 상기 디코더의 출력신호를 입력받고 상기 고주파 신호 경로에 연결되어 임피던스 정합 및 이득 정합을 위한 수동소자로 구성된 정합부를 포함하여 구성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 초고주파 반도체 회로에 대하여 상세히 설명하면 다음과 같다.

도 1은 본 발명에 의한 초고주파 반도체 회로를 나타낸 구성도이다.

도 1에 도시한 것과 같이, 초고주파 반도체 회로는 고주파 신호 경로로 연결된 제 1, 제 2 고주파(RF) 회로(11,12)에, 온 칩 정합(On chip matching)이 가능하도록 모뎀 또는 콘트롤러로부터 디지털 제어 신호(외부입력)들과 래치제어신호를 입력받아 디지털 신호를 저장하는 레지스터(1)와, 상기 레지스터(1)와 동시에 디지털 제어 신호를 입력받아 상기 디지털 제어 신호를 디코딩하는 디코더(2)와, 상기 디코더(2)의 출력신호를 인가받고 상기 제 1, 제 2 고주파 회로(11,12)와 연결된고주파 신호 배선(경로)과 연결되어 임피던스 정합(matching) 및 이득 정합을 수행하는 수동소자로 구성된 정합(Matching)부(3)로 구성되어 있다.

여기서, 상기 디지털 제어 신호는 정합부(3)의 정합용 수동 소자 조합의 선택을 위한 것이다.

이 때, 디지털 제어 신호는 2 비트 혹은 그 이상으로 구성된다.

즉, 디지털 제어 신호의 비트수는 정합 조합의 수와 직접적으로 관계가 있으며 조합수가 많다면 수 비트가 될 수도 있다. 보통 상기 디지털 제어 신호의 입력에 사용될 핀(pin)은 제작할 칩에서 사용되지 않는 핀을 이용한다.

그러나 만약 제작할 칩의 규격상 여유 핀이 없다면 다른 핀을 이용할 수도 있다.

그리고, 상기 디지털 제어 신호의 비트수는 주파수 밴드 선택이나 이득 모드 선택을 위해 미리 준비될 수도 있고, 또는 반도체 메이커(maker)가 임의적으로 설정 할 수도 있다.

상기 디지털 제어 신호의 비트수는 온 칩 정합시에 필요한 수동 소자 조합수(N)와 동작 조건(M)(주파수 밴드 혹은 다중 이득 모드등)의 곱의 제곱근(sqrt(N×M))보다 크거나 같으며, 2의 승수배이어야 한다.

예를 들어, 최근의 이동 통신 시스템에 사용되는 모뎀(Mobile Station Modem)들은 RF 초단의 이득 모드 혹은 주파수 밴드 선택을 위한 제어 신호를 출력하는 것이 보통이고, RF 초단에 사용되는 IC의 경우에 모뎀으로부터 이런 신호를 받아 동작하게 된다.

그래서, RFIC 제조자 입장에서는 이런 신호를 위해서 할당된 핀들을 제조 시험용으로 사용하는 것이 좋다.

상기 레지스터(1)는 각 모드에 해당하는 임피던스 정합(Impedance Matching) 조건을 검사하기 위해 우선 칩이 각 모드에서 동작 할 수 있도록 설정해야 하기 때문에 모뎀으로부터 받는 디지털 제어 신호를 저장하는 역할을 한다.

상기 레지스터(1)에 디지털 신호가 저장된 후에는 디지털 제어 신호의 상태가 천이해도 무방하기 때문에 동작 모드에 영향을 주지 않고, 상기 레지스터(1)에 저장된 디지털 제어 신호는 정합 검사를 위한 조합으로 발생된다.

즉, 상기 레지스터(1)는 RFIC의 동작 조건을 정하는 디지털 제어 신호를 저장하는 역할을 하고, 이 동작 조건은 외부 콘트롤러(모뎀등)가 변경하고자 하는 신호를 발생시킬 때까지 유지된다.

상기 정합부(3)는 도 2a 또는 도 2b에 도시한 것과 같이, 고주파 신호 경로와 접지단 사이에 직렬로 연결된 캐패시터(22)(또는 인덕터(23))와 NMOS 트랜지스터(21)를 병렬로 연결하여 구성한다.

여기서, 상기 NMOS 트랜지스터(21)의 각 게이트단은 디코더(2)의 출력단과 연결되어 있고, NMOS 트랜지스터(21)의 소오스단은 접지단과 연결되어 있으며, 드레인단은 캐패시터(22)(또는 인덕터(23))의 한 단과 연결되어 있다. 그리고 상기 캐패시터(22)(또는 인덕터(23))의 다른 한 단은 전달되어야 하는 고주파 신호 경로에 연결되어 있다.

상기 정합부(3)는 통신 시스템이 선택할 수 있는 각 모드에 대하여정합(matching)이 필요한 단계에 필요한 만큼 배치할 수 있다.

물론, 수동소자, 커패시터 및 인덕터등의 면적 때문에 일정 부분의 레이아웃 페널티(penalty)를 가질 수 있지만, 미세한 정합 조정을 위해서 필요한 수동 소자의 값은 크지 않기 때문에 모의 실험시 설계자가 충분히 면적을 최소화하여 최적화 할 수 있다.

상기와 같이 구성된 고주파 반도체 회로는 도 3에 도시한 임피던스 정합 흐름도(Impedance Matching Flow)와 같은 시험 과정을 거쳐 최종적으로 칩을 완성하게 된다.

도 3은 본 발명에 의한 고주파 반도체 회로의 임피던스 정합 흐름도(Flow chart)를 나타낸 것이다.

도 3에 도시된 것과 같이, 먼저 설계(Design)단계, IC공정단계, 패키지 단계를 차례대로 거친 후 정합 평가(Matching Evaluation)단계에서 정합 평가를 만족할 경우('예')에는 최적의 정합 조건에서 생산(Product)단계를 진행하고, 정합 평가를 만족시키지 못한 경우('아니오')는 옵션(Option)을 조정하여 본딩(Bonding)단계인 경우는 패키지 단계부터 다시 진행을 하고, 메탈 마스크 단계인 경우는 IC공정 단계부터 다시 진행을 하며, EEPROM 단계인 경우는 생산단계를 진행한다.

상기와 같은 시험 과정에서 최적의 정합조건을 찾게 되면 이 결과를 반도체 제조 공정의 후반부에 되돌려 다시 반도체 제조 공정을 진행한다.

다시 말하면, 특성 시험 과정에서 외부 디지털 제어 신호를 단순히 칩에 인가하는 것만으로도 칩 내부의 정합 조합은 바뀌게 된다. 이때, 가장 최적화된 특성을 보이는 정합 조합을 선택하여 이를 다시 제조 과정의 후반부로 되돌려 제조를 수행한다.

일반적으로 상위 메탈층의 공정단계부터는 제조기간이 짧으므로 제품 개발 기간을 단축시킬 수 있다.

이상에서 설명한 바와 같이 본 발명에 의한 고주파 반도체 회로에 있어서 다음과 같은 효과가 있다.

첫째, 고주파 및 초고주파 반도체 회로를 제작할 때, 제품 설계 순환 기간을 단축할 수 있어 반도체 제조 회사들의 경쟁력 향상을 가져올 수 있다.

둘째, 실리콘은 기판을 통한 커플링(coupling) 및 잡음(noise)으로 인하여 다른 화합물 반도체에 비해 모의 실험 결과에서 실제 값과 오차가 많이 발생하는 데 본 발명에 의해 RFIC를 실리콘 공정을 이용하여 제작할 경우에 제품 개발에 걸리는 시간을 획기적으로 단축할 수 있다.

Claims (5)

1. 고주파 신호경로로 연결되어 있는 제 1, 제 2 반도체 회로;

   온 칩 정합이 가능하도록 외부 입력신호를 저장하는 레지스터;

   상기 레지스터와 동시에 외부 입력신호를 입력받아 상기 외부 입력신호를 디코딩하는 디코더; 그리고

   상기 디코더의 출력신호를 입력받고 상기 고주파 신호 경로에 연결되어, 임피던스 정합 및 이득 정합을 위한 수동소자로 구성된 정합부를 포함하여 구성함을 특징으로 하는 초고주파 반도체 회로.
2. 제 1 항에 있어서,

   상기 외부 입력 신호는 디지털 제어 신호로서, 주파수 밴드 선택이나 이득 모드 선택을 위해 준비된 신호이거나, 반도체 메이커가 임의적으로 설정하는 신호임을 특징으로 하는 초고주파 반도체 회로.
3. 제 2 항에 있어서,

   상기 외부 입력 신호의 비트 수는 온 칩 정합시에 필요한 상기 수동 소자의 조합수와 동작조건의 곱의 제곱급보다 크거나 같음을 특징으로 하는 초고주파 반도체 회로.
4. 제 1 항에 있어서,

   상기 수동소자로 구성된 정합부는 직렬 연결된 캐패시터와 트랜지스터가 상기 고주파 신호 경로와 접지단 사이에 병렬로 연결되어 구성됨을 특징으로 하는 초고주파 반도체 회로.
5. 제 1 항에 있어서,

   상기 수동소자로 구성된 정합부는 직렬 연결된 인덕터와 트랜지스터가 상기 고주파 신호 경로와 접지단 사이에 병렬로 연결되어 구성됨을 특징으로 하는 초고주파 반도체 회로.