KR20020001427A - Chip scale package - Google Patents
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Abstract
Description
본 발명은 칩 스캐일 패키지에 관한 것으로서, 보다 구체적으로는 반도체 칩의 면적 점유율이 전체 대비 80% 이상을 차지하는 칩 스캐일 패키지에 관한 것이다.The present invention relates to a chip scale package, and more particularly, to a chip scale package in which an area share of a semiconductor chip occupies 80% or more of the total.
패키지 전체 크기에 대해 반도체 칩의 크기가 80% 이상이 되는 칩 스캐일 패키지는 경박단소화라는 잇점 때문에 여러 가지 형태로 개발되어 왔다. 도 1 및 도 2에는 이러한 칩 스캐일 패키지들중, 종래의 전형적인 2가지 구조가 도시되어 있다.Chip scale packages, in which semiconductor chips are more than 80% of the total size of the package, have been developed in various forms due to the advantages of light and small size. 1 and 2 show two typical structures of these chip scale packages.
먼저, 도 1에 도시된 반도체 칩(1)은 중앙에 배치된 본드 패드(2)를 갖고, 이 본드 패드(2)가 위를 향하도록 배치된다. 패턴 필름이 접착제(3)를 매개로 반도체 칩(1)의 표면에 접착되어 있다. 한편, 패턴 필름은 절연 필름(4) 내부에 금속 라인(5)이 배열된 구조로서, 금속 라인(5)의 양단이 절연 필름(4)으로부터 노출되어 있다. 금속 라인(5)의 일단과 본드 패드(2)가 금속 와이어(6)를 매개로 전기적으로 연결되어 있다. 패턴 필름의 하부 영역과 와이어 본딩 영역이 봉지제(7)로 봉지되어 있다. 금속 라인(5)의 타단, 즉 볼 랜드에 솔더 볼(8)이 마운트되어 있다.First, the semiconductor chip 1 shown in FIG. 1 has a bond pad 2 disposed in the center, and the bond pad 2 is disposed to face upward. The pattern film is adhered to the surface of the semiconductor chip 1 via the adhesive agent 3. On the other hand, the pattern film has a structure in which the metal lines 5 are arranged inside the insulating film 4, and both ends of the metal lines 5 are exposed from the insulating film 4. One end of the metal line 5 and the bond pad 2 are electrically connected via the metal wire 6. The lower region and the wire bonding region of the pattern film are sealed with the encapsulant 7. The solder ball 8 is mounted on the other end of the metal line 5, that is, the ball land.
한편, 도 2에 도시된 반도체 칩(1a)은 외곽에 배치된 본드 패드(2a)를 갖고, 이 본드 패드(2a)가 아래를 향하도록 배치된다. 상기와 유사한 구조, 즉 절연 필름(4a) 내부에 상하로 노출되는 금속 라인(5a)을 갖는 패턴 필름이 접착제(3a)를 매개로 반도체 칩(1a)의 표면에 접착되어 있다. 아래를 향하는 본드 패드(2a)와 금속 라인(5a)의 하단이 금속 와이어(6a)를 매개로 전기적으로 연결되어 있다. 패턴 필름의 하부 영역이 봉지제(7a)로 봉지되어 있고, 위로 노출된 금속 라인(5a)의 상단에 솔더 볼(8a)이 마운트되어 있다.On the other hand, the semiconductor chip 1a shown in FIG. 2 has a bond pad 2a disposed at the outer side, and the bond pad 2a is disposed to face downward. A pattern film having a structure similar to the above, that is, a metal line 5a exposed up and down inside the insulating film 4a, is adhered to the surface of the semiconductor chip 1a via the adhesive 3a. The bond pad 2a facing downward and the lower end of the metal line 5a are electrically connected via the metal wire 6a. The lower region of the pattern film is encapsulated with the encapsulant 7a, and the solder balls 8a are mounted on top of the exposed metal lines 5a.
그런데, 도 1 및 도 2에 도시된 종래의 패키지는 금속 와이어가 사용되기 때문에 그의 긴 길이로 인하여 전기 신호의 전달 경로가 너무 길다는 단점이 있다. 특히, 금속 와이어로 인해 캐패시턴스와 인덕턴스 및 레지스턴스가 증가하게 되어, 신호 전달이 더욱 지연됨과 아울러 노이즈도 더욱 많이 발생된다.However, the conventional package shown in Figs. 1 and 2 has the disadvantage that because of its long length, the transmission path of the electrical signal is too long because of its long length. In particular, the metal wires increase capacitance, inductance and resistance, which delays signal transmission and generates more noise.
또한, 와이어 본딩 영역을 봉지하므로, 이러한 봉지제로 인해 패키지의 크기가 너무 커진다는 단점도 있다.In addition, since the wire bonding area is encapsulated, the encapsulation agent also has the disadvantage that the size of the package is too large.
따라서, 본 발명은 종래의 칩 스캐일 패키지가 안고 있는 단점을 극복하기 위해 안출된 것으로서, 금속 와이어의 사용을 배제하여, 금속 와이어로 인한 전기 신호의 전달 경로가 길어지고 신호 전달이 지연되는 단점을 해소할 수 있는 칩 스캐일 패키지를 제공하는데 목적이 있다.Accordingly, the present invention has been made to overcome the drawbacks of the conventional chip scale package, eliminating the use of metal wires, eliminating the disadvantages of the long transmission path of electrical signals due to the metal wires and delayed signal transmission. The purpose is to provide a chip scale package that can be used.
도 1 및 도 2는 칩 스캐일 패키지의 종래 2가지 유형을 나타낸 단면도.1 and 2 are cross-sectional views showing two conventional types of chip scale packages.
도 3 내지 도 5는 본 발명에 따른 칩 스캐일 패키지에 적용되는 회로 기판을 나타낸 도면으로서,3 to 5 is a view showing a circuit board applied to the chip scale package according to the present invention,
도 3은 정단면도.3 is a front cross-sectional view.
도 4는 평면도.4 is a plan view.
도 5는 저면도.5 is a bottom view.
도 6은 회로 기판과 반도체 칩이 접착된 상태를 나타낸 정단면도.6 is a sectional front view showing a state in which a circuit board and a semiconductor chip are bonded to each other.
도 7은 최종적으로 완성된 본 발명에 따른 칩 스캐일 패키지를 나타낸 정단면도.7 is a front sectional view showing a chip scale package according to the present invention finally completed.
- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-
10 ; 회로 기판 11 ; 절연판10; Circuit board 11; Insulation plate
12 ; 금속 트레이스 13 ; 비아홀12; Metal traces 13; Via Hole
14 ; 식각홈 20 ; 반도체 칩14; Etching grooves 20; Semiconductor chip
21 ; 본드 패드 30 ; 접착제21; Bond pads 30; glue
40 ; 전도성 페이스트 50 ; 솔더 볼40; Conductive paste 50; Solder ball
상기와 같은 목적을 달성하기 위해, 본 발명에 따른 칩 스캐일 패키지는 다음과 같은 구성으로 이루어진다.In order to achieve the above object, the chip scale package according to the present invention has the following configuration.
반도체 칩의 본드 패드 형성면에 회로 기판이 접착된다. 회로 기판은 절연판과, 절연판 내부에 배열된 금속 트레이스를 포함한다. 절연판에는 본드 패드 위치와 대응하는 위치마다 비아홀이 형성되어, 금속 트레이스의 일단과 본드 패드가 비아홀을 통해 노출된다. 또한, 금속 트레이스의 타단도 절연판에 형성된 식각홈을 통해 위로 노출된다. 비아홀 내부가 솔더와 같은 전도성 페이스트로 매립되어, 이 전도성 페이스트를 매개로 본드 패드와 금속 트레이스의 일단이 전기적으로 연결된다. 금속 트레이스의 타단에 솔더 볼이 마운트된다.The circuit board is bonded to the bond pad forming surface of the semiconductor chip. The circuit board includes an insulating plate and metal traces arranged inside the insulating plate. Via holes are formed in the insulating plate at positions corresponding to bond pad positions so that one end of the metal trace and the bond pads are exposed through the via holes. In addition, the other end of the metal trace is also exposed upward through the etching groove formed in the insulating plate. The inside of the via hole is filled with a conductive paste such as solder, and the bond pad and one end of the metal trace are electrically connected through the conductive paste. The solder ball is mounted on the other end of the metal trace.
상기된 본 발명의 구성에 의하면, 금속 트레이스와 본드 패드가 종래와 같이 금속 와이어에 의하지 않고 전도성 페이스트를 매개로 전기적으로 연결되므로써, 전기 신호의 전달 경로가 단축됨과 아울러 신호 지연도 억제된다.According to the above-described configuration of the present invention, the metal traces and the bond pads are electrically connected to each other via a conductive paste instead of the metal wires as in the related art, thereby shortening the transmission path of the electric signals and suppressing the signal delay.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.Best Mode for Carrying Out the Invention Preferred embodiments of the present invention will now be described based on the accompanying drawings.
도 3 내지 도 5는 본 발명에 따른 칩 스캐일 패키지에 적용되는 회로 기판을 나타낸 도면으로서, 도 3은 정단면도, 도 4는 평면도, 도 5는 저면도이고, 도 6은 회로 기판과 반도체 칩이 접착된 상태를 나타낸 정단면도이며, 도 7은 최종적으로 완성된 본 발명에 따른 칩 스캐일 패키지를 나타낸 정단면도이다.3 to 5 are views showing a circuit board applied to the chip scale package according to the present invention. FIG. 3 is a front sectional view, FIG. 4 is a plan view, FIG. 5 is a bottom view, and FIG. 6 is a circuit board and a semiconductor chip. 7 is a front sectional view showing the bonded state, and FIG. 7 is a front sectional view showing a chip scale package according to the present invention.
먼저, 도 3 내지 도 5에 도시된 회로 기판(10)을 준비한다. 회로 기판(10)은 절연판(11)을 포함한다. 절연판(11)의 내부에는 금속 트레이스(12)가 내장된다. 또한, 절연판(11)에는 후술되는 반도체 칩의 본드 패드 위치와 대응하는 위치마다 비아홀(13)이 관통 형성되고, 표면으로부터는 소정 깊이만큼 식각홈(14)이 형성된다. 금속 트레이스(12)의 일단은 비아홀(13)을 통해 노출되고, 타단은 식각홈(14)을 통해 위로 노출된다. 위로 노출된 금속 트레이스(12)의 타단이 솔더 볼이 마운트되는 볼 랜드가 된다. 한편, 도 3에 보다 상세히 도시된 바와 같이, 금속 트레이스(12)의 일단은 비아홀(13)의 내벽 전체에 일정 두께로 도금되어 있는 것이 바람직하다.First, the circuit board 10 shown in FIGS. 3 to 5 is prepared. The circuit board 10 includes an insulating plate 11. The metal trace 12 is embedded in the insulating plate 11. In addition, the via plate 13 is formed through the insulating plate 11 at positions corresponding to the bond pad positions of the semiconductor chip to be described later, and an etching groove 14 is formed from the surface by a predetermined depth. One end of the metal trace 12 is exposed through the via hole 13, and the other end thereof is exposed upward through the etching groove 14. The other end of the exposed metal trace 12 becomes the ball land on which the solder ball is mounted. On the other hand, as shown in more detail in Figure 3, one end of the metal trace 12 is preferably plated with a predetermined thickness over the entire inner wall of the via hole (13).
이러한 구조로 이루어진 회로 기판(10)을 반도체 칩(20)의 표면, 즉 본드 패드(21)가 배치된 면에 접착제(30)를 매개로 접착하면, 도 6과 같이 본드 패드(21)가 비아홀(13)을 통해 위로 노출된다.When the circuit board 10 having such a structure is adhered to the surface of the semiconductor chip 20, that is, the surface on which the bond pads 21 are disposed through the adhesive 30, the bond pads 21 may be via holes as shown in FIG. 6. It is exposed upward through 13.
그런 다음, 비아홀(13) 내부를 솔더와 같은 전도성 페이스트(40)로 매립하여, 이 전도성 페이스트(40)를 매개로 본드 패드(21)와 금속 트레이스(12)의 일단을 전기적으로 연결시킨다. 그런 다음, 금속 트레이스(12)의 타단, 즉 볼 랜드에 솔더 볼(50)을 마운트하면, 도 7에 도시된 본 발명에 따른 칩 스캐일 패키지가 완성된다.Then, the inside of the via hole 13 is embedded with a conductive paste 40 such as solder, and the bond pad 21 and one end of the metal trace 12 are electrically connected through the conductive paste 40. Then, the solder ball 50 is mounted on the other end of the metal trace 12, that is, the ball land, to complete the chip scale package according to the present invention shown in FIG.
한편, 본 실시예에서는 하나의 개별 칩(20)에 대해 회로 기판(10)을 부착하여 패키지를 제조하는 방법을 예로 들어 설명하였으나, 웨이퍼 레벨에서 상기된 공정을 실시한 후, 웨이퍼를 스크라이브 라인을 따라 절단하여 개개의 반도체 칩으로 분리할 수도 있다. 최종적으로 완성된 패키지는 도 7에 도시된 구조와 대동소이하다.Meanwhile, in the present embodiment, a method of manufacturing a package by attaching the circuit board 10 to one individual chip 20 has been described as an example. However, after performing the above-described process at the wafer level, the wafer is oriented along the scribe line. It can also be cut and separated into individual semiconductor chips. The final package is roughly the same as the structure shown in FIG.
또한, 볼 랜드는 원이나 직사각형 또는 세모와 같은 형상일 수 있고, 그의 장축 길이는 300㎛ 이상인 것이 바람직하다. 그리고, 볼 랜드에 주석/납, 팔라듐/니켈/금, 구리/니켈/금, 구리/니켈/크롬/금, 구리/니켈/코발트/금, 구리/니켈/금/주석, 구리/니켈/크롬/금/주석 및 구리/니켈/코발트/금/주석으로 구성된 그룹으로부터 선택된 합금이 도금되는 것이 바람직하다.Further, the ball land may have a shape such as a circle, a rectangle, or a triangle, and its long axis length is preferably 300 µm or more. And, in the ball land tin / lead, palladium / nickel / gold, copper / nickel / gold, copper / nickel / chrome / gold, copper / nickel / cobalt / gold, copper / nickel / gold / tin, copper / nickel / chrome It is preferred that the alloy selected from the group consisting of / gold / tin and copper / nickel / cobalt / gold / tin be plated.
이상에서 설명한 바와 같이 본 발명에 의하면, 금속 와이어의 사용이 배제되고 대신에 전도성 페이스트를 매개로 금속 트레이스와 본드 패드가 전기적으로 연결되므로써, 전기 신호의 전달 경로가 단축됨과 아울러 신호 지연 문제도 해결된다.As described above, according to the present invention, the use of the metal wire is eliminated and the metal traces and the bond pads are electrically connected instead of the conductive paste, thereby shortening the transmission path of the electric signal and solving the signal delay problem. .
이상에서는 본 발명에 의한 칩 스캐일 패키지를 실시하기 위한 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.In the above, a preferred embodiment for implementing a chip scale package according to the present invention has been illustrated and described, but the present invention is not limited to the above-described embodiment, without departing from the gist of the present invention as claimed in the following claims. Anyone of ordinary skill in the art to which the present invention pertains may make various changes.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000036142A KR20020001427A (en) | 2000-06-28 | 2000-06-28 | Chip scale package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000036142A KR20020001427A (en) | 2000-06-28 | 2000-06-28 | Chip scale package |
Publications (1)
| Publication Number | Publication Date |
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| KR20020001427A true KR20020001427A (en) | 2002-01-09 |
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ID=19674570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000036142A KR20020001427A (en) | 2000-06-28 | 2000-06-28 | Chip scale package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020001427A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7745907B2 (en) | 2006-06-22 | 2010-06-29 | Samsung Electronics Co., Ltd. | Semiconductor package including connector disposed in troughhole |
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2000
- 2000-06-28 KR KR1020000036142A patent/KR20020001427A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7745907B2 (en) | 2006-06-22 | 2010-06-29 | Samsung Electronics Co., Ltd. | Semiconductor package including connector disposed in troughhole |
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