KR200143240Y1 - 적층형 칩 인덕터 - Google Patents

Abstract

본 고안은 내부에서 발생되는 자계가 외부로 누설되는 것을 차단한 적층형 칩 인덕터에 관한 것이다.

본 고안은 낮은 유전률을 가진 유전체925)에 도전성이 좋은 내부전극을 코일(24)형상으로 인쇄하여 이를 상하층간 신호전달이 가능하도록 연결하면서 적층한 뒤, 이를 압착 소성하며, 상기 코일(15)의 양단을 외부전극(22), (23)으로 인출하여 일체화시킨 칩 인덕터에 있어서, 상기 유전체(25)의 표면을 투자율이 높은 표면자성체(21)로 도포하여 형성한 것이다.

따라서, 본 고안은 부품외부로 자속선의 누출을 막아주기 때문에 고밀도의 실장을 가능하게 할 수 있다. 또한, 부품의 인덕턴스보호 및 높은 Q값을 유지할 수 있을 뿐 아니라 인덕턴스범위도 높힐 수 있다.

Description

적층형 칩 인덕터

제1도는 종래의 적층형 칩 인덕터로서, (a)는 사시도, (b)는 내부 구성도

제2도는 본 고안에 따른 적층형 칩 인덕터로서, (a)는 사시도, (b)는 내부 구성도이다.

* 도면의 주요부분에 대한 부호의 설명

20 : 칩 인덕터 21 : 표면 자성체

22, 23 : 외부단자 24 : 코일

25 : 유전체

본 고안은 적층형 칩 인덕터(Chip-Inductor)에 관한 것으로, 특히 외부표면에 투자율이 높은 자성체를 형성하여 내부에서 발생되는 자계가 외부로 누설되는 것을 차단할 수 있는 칩 인덕터에 관한 것이다.

일반적으로, 300MHz 이상 수GHz대역 까지의 고주파에 사용되는 적층형 칩 인덕터는 제1도에 도시된 바와 같이 낮은 유전률을 가진 유전체(11a)에 도전성이 좋은 내부전극을 코일(15)형상으로 인쇄하고 이를 상하층간 신호전달이 가능하도록 연결하도록 적층한뒤 소성함으로써 이루어진다. 상기 코일(15)의 양단은 외부전극(12), (13)으로 접속되어 상기 외부전극(12), (13)에 전압이 인가되는 경우 상기 코일(15)을 타고 흐르는 전류에 의한 인덕턴스와 Q값에 의해 특정주파수의 선택하는 필터링기능을 한다.

그러나, 상기와 같이 구성된 칩 인덕터(10)에서는 제1도(b)에 도시된 바와 같이 유전체(11a) 내부에 적층된 코일(15)로부터 발생되는 자속선(16)이 상기 유전체(11a)를 그대로 통과하기 때문에, 상기 자속선(16)이 주변의 부품에 영향을 끼치게 된다. 따라서, 상기 칩 인덕터(10)에는 많은 부품을 실장할 수 없게 되고, 또한 칩 인덕터(10)와 주변회로부품의 거리를 일정 거리 이상으로 유지해 주지 않으면 주변회로부품에 커플링, 삽입손실, 노이즈발생을 유발시킬 수 있기 때문에 부품실장시 에러가 많이 발생할게 된다. 이러한 에러를 피하기 위해서는 상기 칩 인덕터(10)에 자속의 누출방향을 나타내는 표시부(14)를 형성함으로써 자속방향에 부품을 실장하는 것을 피할 수는 있지만, 이 경우 상기 자속의 누출방향 표시부(14)를 형성하는 공정이 추가되는 문제가 있었다.

본 고안은 상기한 문제점을 해결하고자 안출된 것으로, 적층된 칩 인덕터의 표면에 투자율이 높은 자성체를 도포하여 화학적으로 결합시킴으로서 내부자계가 인턱터 외부로 누출되는 것을 차단할 수 있는 적층형 칩 인덕터를 제공하는 것을 목적으로 한다.

상기한 목적을 달성하기 위해, 본 고안의 칩 인덕터는 낮은 유전률을 가진 유전체에 도전성이 좋은 내부전극을 코일형상으로 인쇄하고 이를 상하층간 신호전달이 가능하도록 연결하여 적층한 후 압착 소성하며, 상기 코일의 양단을 외부전극과 접속하여 일체화시킨 칩 인덕터에 상기 유전체의 표면에 페라이트코어와 같은 투자율이 높은 표면자성체로 도포하여 상기 코일에 의해 발생하는 자속이 상기 유전체 외부로 누설되는 것을 차단하는 것을 특징으로 한다.

이하 본 고안에 따른 적층형 칩 인덕터의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.

제2도는 본 고안에 따른 적층형 칩 인덕터로서, (a)는 사시도, (b)는 내부 구성도이다.

도면에 나타낸 바와 같이, 칩 인덕터(20)는 낮은 유전률을 가진 유전체(25)로 이루어지며, 그 내부에는 도전성이 좋은 내부전극이 인쇄되어 있다. 내부전극은 상하층이 서로 연결되도록 상하의 복수의 층으로 인쇄되어 코일(24)형상을 이룬다. 이후, 상기 유전체(5)를 압착소성하고 코일(24)의 양단을 외부전극(22), (23)을 접속시킴으로써 칩 인덕터(20)를 제조한다. 유전체(25)의 외부표면에는 투자율이 높은 표면자성체(21)로 도포되어 코일(24)에 의해 발생하는 자속이 외부로 누출되는 것을 방지한다.

상기한 구성의 칩 인덕터에서, 상기 외부전극(22, 23)에 접압이 인가되면, 유전체(25) 내부의 코일(24)에 전류가 흐르게 되어 자속(28)이 발생한다. 이 자속(28)은 코일(24)을 중심으로 폐루프(closed loop)를 형성하는데, 상기 유전체(25)의 외부에 도포된 자성체가 상기 자속(28)을 차단하여 자속(28)이 외부로 누출되는 것을 방지하게 된다.

상기한 구성으로 이루어진 본 고안에서는, 칩 인덕터(20)의 내부 코일(24)에서 발생되는 자계를 제2도의 (b)와 같이 상기 표면자성체(21)가 차단하기 때문에 자계의 외부로의 누설(자속선:28)을 방지할 수 있게 된다.

이상에서와 같이 본 고안에 따른 칩 인덕터는 부품외부로 자속선의 누출을 막아주기 때문에 고밀도의 실장을 가능하게 할 수 있다. 또한, 부품의 인덕턴스보호 및 높은 Q값을 유지할 수 있을 뿐 아니라 인덕턴스범위도 높힐 수 있다.

또한, 부품의 자속선의 방향에 대한 표식이 필요없으며, 부품의 장착방향을 임의로 할 수 있기 때문에 부품의 실장속도를 높일 수 있고, 부품의 취급이 수월해지는 효과를 가진다.

이상의 설명은 본 고안의 일실시예에 대한 설명에 불과하며, 본 고안은 그 구성의 범위내에서 다양한 변경 및 개조가 가능하다.

Claims (1)

1. 유전체(25)에 도전물질로 이루어진 내부전극을 코일(24)형상으로 인쇄하여 이를 상하층간 신호전달이 가능하도록 연결하면서 적층한 후 압착 소성하며, 상기 코일(15)의 양단을 외부전극(22, 23)으로 인출하여 일체화시킨 칩 인덕터에 있어서, 상기 유전체(25)의 표면에 자성체(21)를 도포하여 상기 코일(24)에 의해 발생하는 자속을 차단하는 것을 특징으로 하는 적층형 칩 인덕터.