KR200141123Y1 - Clock generator for mpeg ii video decoder - Google Patents
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Abstract
본 고안은 MPEGⅡ 디코더에 관한 것으로서, 특히 비디오 디코더에서 SCR(System Clock Reference)과 PTS(Presentation Time Stamps)를 업데이트(update)시켜 기준클럭을 생성하고 27MHz 동작에 알맞도록 한 MPEGⅡ 비디오 디코더의 기준클럭발생장치에 관한 것이다.The present invention relates to an MPEG II decoder. In particular, the MPEG-2 video decoder generates a reference clock by updating a system clock reference (SCR) and a presentation time stamps (PTS) in a video decoder, and generates a reference clock of an MPEG II video decoder suitable for 27 MHz operation. Relates to a device.
상기와 같은 목적을 달성하기 위한 본 고안에 따른 엠펙Ⅱ 비디오 디코더의 기준클럭발생장치는 호스트로 부터 SCR값을 받아 특정 주파수마다 업데이트하는 SCR처리수단과, 상기 호스트로 부터 PTS값을 받아 엠펙Ⅱ 규격에 대응되는 디스플레이 픽쳐 순서로 PTS값을 출력하는 PTS처리수단과, 상기 SCR처리수단의 SCR값과 PTS처리수단의 PTS값을 비교하여 디스플레이시점을 결정하고 이를 상기 PTS처리수단에 출력하는 비교수단과, 데이타 보호를 위해 PTS 처리수단의 출력을 백업시키는 백업수단으로 이루어짐을 특징으로 한다.The reference clock generator of the MPEG II video decoder according to the present invention for achieving the above object is SCR processing means for receiving the SCR value from the host and updating for each specific frequency, and the MPEG II standard for receiving the PTS value from the host. PTS processing means for outputting the PTS values in the order of display pictures corresponding to the PTS processing means; It is characterized in that the backup means for backing up the output of the PTS processing means for data protection.
따라서, 본 고안에 따른 MPEGⅡ 비디오 디코더의 기준클럭발생장치는 33비트의 SCR과 PTS를 27MHz 동작에 알맞도록 3부분으로 나누어 처리하므로 영상 디코더의 다른 기기와 연동이 가능하며, 한칩의 영상 디코더내에서 기준클럭을 발생시킴으로 영상디코더의 성능이 향상되는 효과가 있다.Therefore, the reference clock generator of the MPEG II video decoder according to the present invention processes 33 bits SCR and PTS into three parts to be suitable for 27 MHz operation, so that it is possible to interoperate with other devices of the video decoder. By generating the reference clock, the performance of the image decoder can be improved.
Description
제1도는 종래 기술에 따른 MPEGⅡ 디코더의 기준클럭발생장치를 나타낸 구성블록도.1 is a block diagram showing a reference clock generator of the MPEGII decoder according to the prior art.
제2도는 본 고안에 따른 MPEGⅡ 디코더의 기준클럭발생장치를 나타낸 구성블록도.2 is a block diagram showing a reference clock generator of the MPEG II decoder according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100 : SCR처리수단 110 : 제1SCR레지스터100: SCR processing means 110: first SCR register
120 : 제2SCR레지스터 130 : 제1버퍼120: second SCR register 130: first buffer
140 : 제2버퍼 150 : 제1SCR카운터140: second buffer 150: the first SCR counter
160 : 제2SCR카운터 200 : PTS 처리수단160: second SCR counter 200: PTS processing means
210 : 제1PTS레지스터 220 : 제2PTS레지스터210: 1st PTS register 220: 2nd PTS register
230 : 제1임시저장 레지스터 240 : 제2임시저장 레지스터230: first temporary storage register 240: second temporary storage register
250 : 톨러렌스 레지스터 260 : 제1먹스250: Tolerance register 260: first mux
270 : 제2먹스 280 : 제1누산레지스터270: the second mux 280: the first accumulated register
290 : 제2누산레지스터 300 : 비교수단290: second accumulated register 300: comparison means
310 : 제3먹스 320 : 제4먹스310: third mux 320: fourth mux
330 : 비교부 400 : 백업수단330: comparison unit 400: backup means
410 : 제1백업레지스터 420 : 제2백업레지스터410: the first backup register 420: the second backup register
본 고안은 MPEGⅡ 디코더에 관한 것으로서, 특히 비디오 디코더에서 SCR(System Clock Reference)과 PTS(Presentation Time Stamps)를 업 데이트(update)시켜 기준클럭을 생성하고 27MHz 동작에 알맞도록 한 MPEGⅡ 비디오 디코더의 기준클럭발생장치에 관한 것이다.The present invention relates to an MPEG II decoder, and in particular, a reference clock of an MPEG II video decoder that generates a reference clock by updating a system clock reference (SCR) and a presentation time stamps (PTS) in a video decoder and is suitable for 27 MHz operation. It relates to a generator.
일반적으로 SCR은 일정시간을 가지며, 90KHz마다 계속 업데이트되는데 IPB 픽쳐(picture)가 디스플레이되는 시각을 나타내는 PTS와 일치될 때, 디스플레이시점이 결정되고 이는 비디오 디코더는 물론 오디오 디코더에서도 기준시각이 된다. 이하, 첨부된 도면을 참조하여 종래 기술에 따른 MPEGⅡ 디코더의 기준클럭발생장치를 설명하면 다음과 같다.In general, the SCR has a certain time and is continuously updated every 90 KHz. When the IPB picture is matched with the PTS indicating the time when the picture is displayed, the display time is determined, which becomes the reference time in the audio decoder as well as the video decoder. Hereinafter, a reference clock generator of an MPEG II decoder according to the prior art will be described with reference to the accompanying drawings.
제1도는 종래 기술에 따른 MPEGⅡ 디코더의 기준클럭발생장치를 나타낸 구성블록도로써, 코딩된 비트스트림(bitstream)을 파징(parsing)하여 SCR값을 출력하고 자체에서 PTS값을 업데이트하여 출력하는 시스템디코더(10)와, 상기 시스템 디코더(10)로 부터 SCR값을 받아 90KHz마다 업데이트시키며, PTS값과 비교하여 디스플레이시점을 결정하는 비디오디코더(20)로 이루어진다.FIG. 1 is a block diagram illustrating a reference clock generator of an MPEG II decoder according to the prior art. The system decoder outputs an SCR value by parsing a coded bitstream, and updates and outputs a PTS value in itself. And a video decoder 20 which receives the SCR value from the system decoder 10 and updates it every 90 KHz and determines the display time point by comparing with the PTS value.
상기와 같이 구성된 종래 기술에 따른 동작은 비트스트림이 들어오면 시스템 디코더(10)는 SCR값과 PTS값에 대해서 파징하여 추출하고, SCR값을 비디오 디코더(20)에 출력시키면서 PTS값을 같이 출력한다.In the operation according to the prior art configured as described above, when the bitstream comes in, the system decoder 10 parses and extracts the SCR value and the PTS value, and outputs the PTS value while outputting the SCR value to the video decoder 20. .
이때, PTS값이 없는 픽쳐(picture)가 있을 경우 자체에서 기존의 PTS값으로 업데이트한다.At this time, if there is a picture without a PTS value, the device updates itself with an existing PTS value.
그러면 비디오 디코더(20)는 SCR값을 90KHz마다 1스텝씩 증가시켜 업데이트하고, 이 값과 PTS값과 비교하여 일치할 경우 픽쳐의 디스플레이시점으로 결정한다.The video decoder 20 then updates the SCR value by one step every 90 KHz, and compares this value with the PTS value to determine the picture display time.
상술한 바와같이 종래 기술에 따른 MPEGⅡ 디코더의 기준클럭발생장치는 시스템 디코더와 비디오 디코더가 기준클럭을 발생하는 동작을 나누어 실행함으로 시스템 디코더의 효율이 격감되는 문제점이 있다.As described above, the reference clock generating apparatus of the MPEG II decoder according to the prior art has a problem in that the efficiency of the system decoder is reduced by dividing an operation in which the system decoder and the video decoder generate the reference clock.
본 고안은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 비디오 디코더에서만 SCR값과 PTS값을 업데이트시키고 비교하여 디스플레이시점을 결정하도록 한 MPEGⅡ 비디오 디코더의 기준클럭 발생장치를 제공하는데 그 목적이 있다.An object of the present invention is to provide a reference clock generator of an MPEG II video decoder which determines a display time by updating and comparing an SCR value and a PTS value only in a video decoder.
상기와 같은 목적을 달성하기 위한 본 고안에 따른 엠펙Ⅱ 비디오 디코더의 기준클럭발생장치는 호스트로 부터 SCR값을 받아 특정 주파수마다 업데이트하는 SCR처리수단과, 상기 호스트로 부터 PTS값을 받아 엠펙Ⅱ 규격에 대응되는 디스플레이 픽쳐 순서로 PTS값을 출력하는 PTS처리수단과, 상기 SCR처리수단의 SCR값과 PTS처리수단의 PTS값을 비교하여 디스플레이시점을 결정하고 이를 상기 PTS처리수단에 출력하는 비교수단과, 데이타 보호를 위해 PTS 처리수단의 출력을 백업시키는 백업수단으로 이루어짐을 특징으로 한다.The reference clock generator of the MPEG II video decoder according to the present invention for achieving the above object is SCR processing means for receiving the SCR value from the host and updating for each specific frequency, and the MPEG II standard for receiving the PTS value from the host. PTS processing means for outputting the PTS values in the order of display pictures corresponding to the PTS processing means; It is characterized in that the backup means for backing up the output of the PTS processing means for data protection.
이하, 첨부된 도면을 참조하여 본 고안에 따른 MPEGⅡ 비디오 디코더의 기준클럭발생장치를 설명하면 다음과 같다.Hereinafter, a reference clock generator of an MPEG II video decoder according to the present invention will be described with reference to the accompanying drawings.
제2도는 본 고안에 따른 엠펙Ⅱ 비디오 디코더의 기준클럭발생장치를 나타낸 구성블록도로써, 32비트의 SCR값을 호스트(Host)로 부터 읽어들여 90KHz마다 업데이트(update)하여 출력하고 필요시 이를 호스트로 되먹임 출력하거나 또는 최종 데이타를 호스트로 출력하는 SCR처리수단(100)과, 32비트의 PTS값을 호스트로 부터 읽어들여 I.P.B픽쳐별로 디스플레이 픽쳐순서에 알맞게 PTS값을 출력하고, 비교된 최종데이타를 일시 저장하여 출력하는 PTS처리수단(200)과, 상기 SCR처리수단(100)의 SCR값과 PTS처리수단(200)의 PTS값을 가, 감산으로 비교하여 이를 상기 PTS처리수단(200)에 출력하는 비교수단(300)과, 시스템 다운(down)을 대비하여 상기 PTS처리수단(200)에서 일시 저장된 최종 데이타를 백업(back up)시키고, 필요시 이를 PTS처리수단(200)과 SCR처리수단(100)에 출력하는 백업(back up)수단(400)으로 이루어진다.2 is a block diagram showing a reference clock generator of the MPEG II video decoder according to the present invention. The 32-bit SCR value is read from the host, updated every 90 KHz, and outputted if necessary. SCR processing means 100 for feeding back or outputting the final data to the host, and reading the 32-bit PTS value from the host, outputting the PTS value according to the display picture order for each IPB picture, and comparing the final data. Temporarily storing and outputting the PTS processing means 200 and the SCR value of the SCR processing means 100 and the PTS value of the PTS processing means 200 by subtracting and subtracting them and outputting them to the PTS processing means 200. Backing up the last data temporarily stored in the PTS processing means 200 in preparation for the comparison means 300 and the system down, and if necessary, the PTS processing means 200 and the SCR processing means ( Backup to b) ack up) means (400).
상기 SCR처리수단(100)은 16비트로 나누어진 SCR값을 호스트로부터 읽어들이거나 또한 입력된 데이타를 출력시키는 제1SCR레지스터(10) 및 제SCR레지스터(20)와, 필요시 상기 제1 및 제2SCR레지스터(10,20)의 출력을 호스트로 되먹임(feed back)하는 제1버퍼(30) 및 제2버퍼(40)와, 상기 제1 및 제2SCR 레지스터(10,20)의 출력을 받아 90KHz마다 업데이트하는 제1SCR카운터(50) 및 제2SCR카운터(60)로 이루어진다.The SCR processing means 100 reads the SCR value divided into 16 bits from the host or outputs the input data, and the first and second SCR registers 20 and 20, if necessary. The first buffer 30 and the second buffer 40 for feeding back the output of the registers 10 and 20 to the host, and the outputs of the first and second SCR registers 10 and 20 every 90 KHz. The first SCR counter 50 and the second SCR counter 60 are updated.
상기 PTS처리수단(200)은 상기 호스트로 부터 16비트로 나누어진 PTS값을 읽어들이는 제1PTS레지스터(210) 및 제2PTS레지스터(220)와, 상기 제1 및 제2PTS레지스터(210,220)의 PTS값들 중 I.P픽쳐(picture)에 해당하는 PTS값을 임시로 저장하는 제1임시저장레지스터(230) 및 제2임시저장레지스터(240)와, 상기 호스트로 부터 SCR값과 PTS값에 대한 허용범위(tolerance)의 값을 읽어들여 출력하는 톨러렌스 레지스터(250)와, 상기 제1PTS레지스터(210)의 출력과 상기 제1임시저장레지스터(230)의 출력과 비교된 최종 데이타와 제1백업데이타를 받아 외부제어신호에 의해 하나만 출력하는 제1먹스(260)와, 상기 제2PTS레지스터(220)의 출력과 상기 제2임시저장레지스터(240)의 출력과 비교된 최종 데이타와 제2백업데이타를 받아 외부제어신호에 의해 하나만 출력하는 제2먹스(270)와, 상기 제1 및 제2먹스(260,270)의 출력중 PTS값이 없을 경우 자체 클럭에 의해 이전 PTS값을 업데이트하고, 상기 제1 및 제2먹스(260,270)의 출력이 제1 및 제2백업데이타이거나 비교된 최종 데이타이면 자체클럭에 의해 일시 저장하는 제1누산레지스터(280) 및 제2누산레지스터(290)로 이루어진다.The PTS processing unit 200 reads the first PTS register 210 and the second PTS register 220 and reads the PTS values divided into 16 bits from the host, and the PTS values of the first and second PTS registers 210 and 220. A first temporary storage register 230 and a second temporary storage register 240 temporarily storing a PTS value corresponding to an IP picture among the pictures, and a tolerance range for the SCR value and the PTS value from the host. ) Receives the Tolerance register 250 for reading and outputting the value of?), The final data and the first backup data compared with the output of the first PTS register 210 and the output of the first temporary storage register 230. External control by receiving the final data and the second backup data compared with the output of the first mux 260, the output of the second PTS register 220 and the output of the second temporary storage register 240 by a control signal; The second mux 270 outputs only one signal, and the first and If there is no PTS value among the outputs of the second mux 260 and 270, the previous PTS value is updated by its own clock, and the output data of the first and second muxes 260 and 270 are first and second backup data or compared with each other. The back surface includes a first accumulation register 280 and a second accumulation register 290 which are temporarily stored by a self clock.
상기 비교수단(300)은 상기 SCR처리수단(100)의 출력과 상기 PTS처리수단(200)내에 있는 톨러렌스 레지스터(250)의 출력과 표준설정 시간값데이타를 받아 외부제어신호에 의해 하나만 출력시키는 제3먹스(310)와, 상기 제1누산레지스터(280)의 출력과 제2누산레지스터(290)의 출력중 외부제어신호에 의해 하나만 출력시키는 제4먹스(320)와, 상기 제1 및 제2먹스(310,320)의 출력을 받아 서로 가, 감산으로 비교하여 제1 및 제2먹스(260,270)에 출력하는 비교부(300)로 이루어진다.The comparing means 300 receives the output of the SCR processing means 100 and the output of the tolerance register 250 in the PTS processing means 200 and the standard set time value data to output only one by an external control signal. A fourth mux 320 for outputting only one of the third mux 310, the output of the first accumulation register 280 and the output of the second accumulation register 290 by an external control signal, and the first and the third The comparator 300 receives the outputs of the two muxes 310 and 320, compares them with each other, and subtracts the outputs to the first and second muxes 260 and 270.
상기 백업수단(400)은 상기 제1 및 제2먹스(260,270)와 상기 제1 및 제2누산레지스터(280,290)를 연이어 통과한 최종 데이타를 백업(back up)시켜 필요시 상기 제1 및 제2SCR레지스터(110,120)에 출력하거나 또는 상기 제1 및 제2먹스(260,270)에 되먹임하는 제1백업레지스터(410) 및 제2백업레지스터(420)로 이루어진다.The backup means 400 backs up the final data that has passed through the first and second mux 260 and 270 and the first and second accumulator registers 280 and 290, and the first and second SCRs if necessary. The first backup register 410 and the second backup register 420 are output to the registers 110 and 120 or feedback to the first and second mux 260 and 270.
상기와 같이 구성된 본 고안에 따른 동작은 호스트로 부터 32비트의 SCR값이 SCR처리수단(100)에 입력되면 SCR값을 호스트의 SCR값에 맞게 SCR값을 한 스텝씩 증가하여 90KHz마다 업데이트된다.When the 32-bit SCR value is input from the host to the SCR processing means 100, the operation according to the present invention configured as described above is updated every 90 KHz by increasing the SCR value by one step to match the SCR value of the host.
또한, 호스트로 부터 32비트의 PTS값이 PTS처리수단(200)에 입력되면, I.P.B픽쳐별로 디스플레이순서에 알맞게 나누어 PTS값을 출력한다.In addition, when a 32-bit PTS value is input from the host to the PTS processing means 200, the PTS value is output by dividing according to the display order for each I.P.B picture.
그러면 상기 SCR처리수단(100)의 SCR값과 상기 PTS처리수단(200)의 PTS값은 비교수단(300)에 입력되고, 이 입력수단(300)은 상기 SCR값에 상기 PTS값을 가, 감산하여 연산하므로 픽쳐 디스플레이시점을 조절하는 최종 데이타중 상기 PTS처리수단(200)에 출력한다.Then, the SCR value of the SCR processing means 100 and the PTS value of the PTS processing means 200 are input to the comparing means 300, and the input means 300 adds and subtracts the PTS value to the SCR value. And outputs to the PTS processing means 200 of the final data for adjusting the picture display time.
이때, 호스트의 필요시 또는 데이타 보호를 위해 상기 최종 데이타는 백업수단(400)에 저장된 후, 상기 SCR처리수단(100)에 출력되어 호스트에 보내어지고, PTS처리수단(200)에서 최종 데이타가 필요한 경우 PTS처리수단(200)에 보내어진다.At this time, the final data is stored in the backup means 400, if necessary for the host or for data protection, is output to the SCR processing means 100 is sent to the host, the final data is required in the PTS processing means 200 If so, it is sent to the PTS processing means 200.
좀더 상세히 설명하면 호스트로부터 32비트의 SCR값이 전송되면 제1 및 제2SCR 레지스터(110,120)에서 자체 클럭동기에 맞추어 16비트씩 나눈 SCR값을 읽어들이고, 이 값은 제1 및 제2SCR카운터(150,160)에서 90KHz마다 상기 SCR값에 한 스텝씩 더하여, 호스트에서 변화되는 SCR값에 대응되도록 업데이트된다.In more detail, when a 32-bit SCR value is transmitted from the host, the first and second SCR registers 110 and 120 read an SCR value divided by 16 bits according to their clock synchronization, and the value is the first and second SCR counters 150 and 160. ) Is updated to correspond to the SCR value changed in the host by adding one step to the SCR value every 90 KHz.
이때, 상기 호스트가 디코더에 SCR값이 전달되었는지를 확인할 경우 외부제어신호에 의해 제1 및 제2버퍼(130,140)는 상기 제1 및 제2SCR레지스터(110,120)의 SCR값을 호스트로 되먹임시킨다.In this case, when the host determines whether the SCR value is transmitted to the decoder, the first and second buffers 130 and 140 feed back the SCR values of the first and second SCR registers 110 and 120 to the host by an external control signal.
또한, 호스트로 부터 32비트의 PTS값이 전송되면 제1 및 제2PTS 레지스터(210,220)에서 자체 클럭동기에 맞추어 16비트씩 나눈 PTS값을 읽어들이고, 이 값은 I.P 또는 B픽쳐에 따라 제1 및 제2임시저장레지스터(230,240)나 제1 및 제2먹스(260,270)를 통과한 제1 및 제2누산레지스터(280,290)에 출력된다.In addition, when a 32-bit PTS value is transmitted from the host, the first and second PTS registers 210 and 220 read a PTS value divided by 16 bits in accordance with its clock synchronization. The first and second accumulation registers 280 and 290 are passed through the second temporary storage registers 230 and 240 or the first and second muxes 260 and 270.
즉, I.P.B.B···P와 같은 형태로 들어오는 비트스트림 픽쳐들은 I.B.B···PB와 같은 형태의 디스플레이 픽쳐로 되므로 I 또는 P픽쳐의 PTS값을 제1 및 제2임시저장레지스터(230,240)에 일시적으로 저장되어 다음 I또는 P픽쳐가 저장될때 출력된다.That is, since bitstream pictures that come in the form of IPBB ... P become the display pictures of the form IBB ... PB, PTS values of I or P pictures are temporarily stored in the first and second temporary storage registers 230 and 240. It is saved as and output when the next I or P picture is saved.
그러면 상기 제1 및 제2PTS레지스터(210,220)와, 상기 제1 및 제2임시저장레지스터(230,240)가 번갈아가면서 상기 I.B.B···PB와 같은 순서로 각각의 PTS값을 제1 및 제2먹스(260,270)에 출력하고, 연이어 외부제어신호로 제1 및 제2누산레지스터(280,290)에 전달한다.Then, the first and second PTS registers 210 and 220 and the first and second temporary storage registers 230 and 240 alternate with each other to set the respective PTS values in the same order as the IBB. 260 and 270, and are subsequently transmitted to the first and second accumulation registers 280 and 290 as external control signals.
또한, 호스트로 부터 SCR값과 PTS값에 대한 허용범위(tolerance)의 값을 톨러렌스 레지스터(250)에서 읽어들여 저장한다.In addition, the tolerance value for the SCR value and the PTS value is read from the host and stored in the tolerance register 250 from the host.
이어서 상기 제1 및 제2SCR카운터(150,160)의 각 16비트 SCR값을 제3먹스(310)에 출력하고 상기 제1 및 제2누산레지스터(280,290)의 각 16비트 PTS값을 제4먹스(320)에 출력하면 외부제어신호에 의해 상기 16비트의 SCR값과 상위 16비트의 PTS값이 비교부(330)에 입력되어 가/감산 비교된다.Subsequently, each 16-bit SCR value of the first and second SCR counters 150 and 160 is output to the third mux 310 and each 16-bit PTS value of the first and second accumulator registers 280 and 290 is output to the fourth mux 320. ), The 16-bit SCR value and the upper 16-bit PTS value are inputted to the comparator 330 by an external control signal, and are added / subtracted.
즉, 3사이클(cycle)로 이루어지는데 상기 하위 16비트 SCR값과, 상기 하위 16비트의 PTS값을 차감하여 같으면 캐리를 발생시키고, 이를 상기 제1누산레지스터(280)에 저장하며, 이 캐리와, 상기 하위 16비트의 SCR값과 상기 하위 16비트의 PTS값을 차감한 후 발생하는 캐리를 상기 제2누산레지스터(290)에 저장하고, 이 캐리와 상기 제1 및 제2누산레지스터(280,290)에 저장된 값들을 다시 차감하여 최종 캐리를 발생시켜 외부 레지스터(도시되지 않음)에 저장한다.That is, it consists of 3 cycles, and subtracts the lower 16-bit SCR value and the lower 16-bit PTS value to generate a carry, and stores it in the first accumulation register 280, and stores the carry and A carry generated after subtracting the lower 16-bit SCR value and the lower 16-bit PTS value is stored in the second accumulator register 290, and the carry and the first and second accumulator registers 280 and 290 are stored. Subtract the values stored in to generate the final carry and store in an external register (not shown).
여기서 일반적으로 PTS와 SCR은 33비트이며 나머지 한 비트는 외부에서 입력되는 캐리이다.In general, PTS and SCR are 33 bits, and the other bit is an external carry.
이때, 상기 하위 16비트들의 SCR과 PTS을 차감한 후의 상기 캐리와, 상기 외부레지스터(도시되지 않음)에 저장된 캐리를 조합하여 픽쳐의 디스플레이시점을 결정하는데, 상기 전자의 캐리값이 음수이면 절대값을 취하여 상기 톨러렌스 레지스터(250)의 허용범위값과 다시 차감하여 픽쳐의 디스플레이시점을 결정한다.In this case, the display time of the picture is determined by combining the carry after subtracting the SCR and the PTS of the lower 16 bits and the carry stored in the external register (not shown). And then subtracts the tolerance value of the tolerance register 250 again to determine the display time of the picture.
그리고 호스트가 제1 및 제2누산레지스터(280,290)에 저장된 PTS값을 원할때 제1 및 제2백업레지스터(410,420)에서 상기 PTS값을 읽어들여 저장하고, 이 값을 상기 제1 및 제2SCR레지스터(110,120)와 제1 및 제2버퍼(130,140)를 거쳐 호스트에 출력한다.When the host desires the PTS values stored in the first and second accumulation registers 280 and 290, the PTS values are read and stored in the first and second backup registers 410 and 420, and the values are stored in the first and second SCR registers. Outputs to the host via 110,120 and the first and second buffers (130,140).
상술한 바와같이 본 고안에 따른 MPEGⅡ 비디오 디코더의 기준클럭발생장치는 33비트의 SCR과 PTS를 27MHz 동작에 알맞도록 3부분으로 나누어 처리하므로 영상 디코더의 다른기기와 연계동작이 가능하며, 한칩의 영상 디코더내에서 기준클럭을 발생시킴으로 영상 디코더의 성능이 향상되는 효과가 있다.As described above, the reference clock generator of the MPEG II video decoder according to the present invention processes 33 bits SCR and PTS into three parts to be suitable for 27 MHz operation, so that it can be linked with other devices of the video decoder, and a single chip image is generated. By generating a reference clock in the decoder, the performance of the video decoder is improved.
Claims (5)
Priority Applications (1)
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| KR2019950038371U KR200141123Y1 (en) | 1995-12-05 | 1995-12-05 | Clock generator for mpeg ii video decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019950038371U KR200141123Y1 (en) | 1995-12-05 | 1995-12-05 | Clock generator for mpeg ii video decoder |
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| KR970048316U KR970048316U (en) | 1997-07-31 |
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Family
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Family Applications (1)
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| KR970048316U (en) | 1997-07-31 |
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