KR20010103586A - 유동적 뱅크 분할 아키텍쳐를 사용한 동시 동작 플래시메모리 디바이스를 위한 뱅크 선택기 회로 - Google Patents

유동적 뱅크 분할 아키텍쳐를 사용한 동시 동작 플래시메모리 디바이스를 위한 뱅크 선택기 회로 Download PDF

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KR20010103586A
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토토라노 제이. 빈센트
어드밴스드 마이크로 디바이시즈, 인코포레이티드
아끼구사 나오유끼
후지쯔 가부시끼가이샤
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Abstract

유동적 뱅크 분할 아키텍쳐를 사용한 동시 동작 플래시 메모리 디바이스를 위한 뱅크 선택기 회로는 메모리 경계 선택(18)과, 상기 메모리 경계 선택(18)으로부터 메모리 분할 표시기 신호를 수신하도록 연결된 뱅크선택기 인코더(2)와, 상기 뱅크 선택기 인코더(2)로부터 뱅크 선택기 코드를 수신하도록 연결된 뱅크 선택기 디코더(3)로 이루어진다. 상기 디코더(3)는 메모리 주소를 수신한 때, 상기 선택된 메모리 분할 경계에 의존하여, 상기 메모리 주소가 상기 동시 동작 플래시 메모리 디바이스 내의 하위 메모리 뱅크 또는 상위 메모리 뱅크 중의 하나로 가리키도록 하는 뱅크 선택기 출력 신호를 출력한다.

Description

유동적 뱅크 분할 아키텍쳐를 사용한 동시 동작 플래시 메모리 디바이스를 위한 뱅크 선택기 회로{BANK SELECTOR CIRCUIT FOR A SIMULTANEOUS OPERATION FLASH MEMORY DEVICE WITH A FLEXIBLE BANK PARTITION ARCHITECTURE}
비휘발성 플래시 메모리 디바이스들은 컴퓨터들과 디지털 통신들과 같은 다양한 응용기기들을 위한 반도체 집적 회로 산업에 의해 발전되어왔다. 종래의 비-동시적 동작 플래시 메모리 디바이스는 일반적으로 단일의 고정 메모리 뱅크를 포함한다. 종래 동시적 동작 플래시 메모리 디바이스는 일반적으로 2개의 고정 메모리 뱅크들로 구성되고, 각 고정 메모리 뱅크는 고정된 개수의 섹터들을 구비한 메모리 셀들로 구성된다. 메모리 셀들의 각 섹터는 고정된 양의 메모리 저장소를, 예를 들면 0.5 메가바이트(megabytes: MB)를 구비하고, 예를 들면 16 페이지의 메모리 셀들과 같은 고정된 개수의 페이지를 가진 메모리 셀들로 구성된다. 하나의 페이지는 일반적으로 단일 워드선 상의 메모리 셀들에 저장된 하나의 단어의 메모리로 정의된다.
종래의 동시 동작 플래시 메모리 디바이스에서, 예를 들면, 종래의 동시 동작 NOR 플래시 메모리 어레이에서, 상기 NOR 메모리 셀들은 상위 메모리 뱅크와 하위 메모리 뱅크로 분리되고, 각 뱅크는 고정된 크기의 메모리 저장소를 구비한다. 상기 상위 메모리와 하위 메모리는 일반적으로 다른 기능들을 위해 사용될 것이다. 예를 들면, 상기 상위 메모리 뱅크는 코드 저장소로 사용되고, 반면에 상기 하위 메모리 뱅크는 데이터 저장소로 사용될 것이다. 상기 상위 및 하위 뱅크 메모리 분할들은 종래 동시 동작 플래시 메모리 디바이스에서 고정되어 있기 때문에, 다른 집적 회로 설계를 통한 다른 동시 동작 플래시 메모리 디바이스들은 다른 메모리 분할을 요구하게 된다. 따라서, 코드 저장소 및 데이터 저장소를 위한 다른 분할들의 상기 상위 및 하위 메모리 뱅크들을 요구하는 다양한 응용을 충족하기 위해, 새로운 회로 설계가 다른 응용분야를 위해 요구될 것이다.
상기 상위 및 하위 뱅크들의 각각의 메모리 저장소의 크기가 종래의 동시 동작 플래시 메모리 디바이스에서 변경될 수 없기 때문에, 종래의 동시 동작 플래시 메모리 디바이스를 위한 단일 회로 설계는 다른 분할들의 상기 상위 및 하위 메모리 뱅크들이 요구되는 여러 다른 응용분야 중의 하나만을 충족할 것이다. 다른 분할들의 상기 상위 및 하위 메모리 뱅크들을 사용하여 동시 동작 플래시 메모리 디바이스들을 생성하기 위해, 다른 회로 설계 및 완전한 일련의 다른 마스크들이 상기 디바이스 각각을 위해 요구된다. 상기 동시 동작 플래시 메모리 디바이스들의 각각을 위한 다른 집적 회로 및 완전한 일련의 다른 마스크들을 다른 상위 및 하위 뱅크 메모리 분할들을 사용하여 설계함에 있어서의 단점은 상기 설계, 제조 및 시험 과정들이 고비용이고 시간이 많이 소요되는 것이다. 따라서, 유동적 뱅크 분할 아키텍쳐를 사용한 동시 동작 플래시 메모리 디바이스가 요구된다. 또한, 메모리 주소 입력에 대한 응답으로 유동적 뱅크 분할 아키텍쳐를 사용한 동시 동작 플래시 메모리 디바이스내의 상기 상위 및 하위 메모리 뱅크들을 선택하는 뱅크 선택기 회로가 요구된다.
본 발명은 플래시 디바이스에 관한 것으로, 특히 유동적 뱅크 분할(flexible bank partition) 아키텍쳐를 사용한 동시 동작 플래시 메모리 디바이스에 관한 것이다.
본 발명은 특정의 실시예와 관련되어 개시될 것이고, 도면이 참조될 것이다:
도 1은 메모리를 상위 메모리 뱅크와 하위 메모리 뱅크로 분할하는 유동적 분할 경계선들을 사용한 다수의 블록들인 메모리 셀들로 이루어진 플래시 메모리 디바이스의 블록 다이아그램을 도시한다;
도 2는 본 발명에 따른 상기 뱅크 선택기 회로의 단순한 블록 다이아그램을 도시한다;
도 3은 본 발명에 따른 상기 뱅크 선택기 회로의 실시예의 상세한 블록 다이아그램을 도시한다;
도 4는 본 발명에 따른 상기 뱅크 선택기 회로 내의 뱅크 선택기 인코더의 실시예의 회로 다이아그램을 도시한다;
도 5는 본 발명에 따른 상기 뱅크 선택기 회로내의 상기 뱅크 선택기 디코더의 실시예를 나타내는 논리 회로를 도시한다;
도 6은 본 발명에 따른 상기 뱅크 선택기 회로내의 논리 비트 P 결정 회로의 실시예를 나타내는 회로 다이아그램을 도시한다;
도 7은 본 발명에 따른 상기 뱅크 선택기 회로 내의 논리 비트 Q 결정 회로의 실시예의 회로 다이아그램을 도시한다;
도 8은 본 발명에 따른 상기 뱅크 선택기 회로 내의 논리 비트 O 결정 회로의 실시예의 회로 다이아그램을 도시한다;
도 9는 본 발명에 따른 상기 뱅크 선택기 회로 내의 상기 논리 비트 P 결정 회로의 다른 실시예의 논리 회로를 도시한다;
도 10은 본 발명에 따른 상기 뱅크 선택기 회로 내의 상기 논리 비트 Q 결정 회로의 다른 실시예의 논리 회로를 도시한다;
도 11는 본 발명에 따른 상기 뱅크 선택기 회로 내의 상기 논리 비트 O 결정 회로의 다른 실시예의 논리 회로를 도시한다;
도 12는 본 발명에 따른 상기 뱅크 선택기 회로 내의 출력 논리 회로의 실시예의 회로 다이아그램을 도시한다.
본 발명은 상기 요구들을 충족한다. 본 발명에 따르면, 유동적 뱅크 분할 아키텍쳐를 사용한 동시 동작 메모리 디바이스를 위한 뱅크 선택기는:
(a)다수의 소정의 메모리 분할 경계들로부터 선택된 메모리 분할 경계를 지시하는 메모리 경계 선택과, 상기 메모리 경계 선택은 상기 선택된 메모리 분할 경계를 기준으로 한 분할 경계 표시기 신호를 생성할 수 있고;
(b)상기 메모리 경계 선택과 연결된 뱅크 선택기 인코더와, 상기 뱅크 선택기 인코더는 상기 분할 경계 표시기 신호를 수신한 응답으로 상기 메모리 분할 경계에서의 상기 메모리의 상위 메모리 뱅크와 하위 메모리 뱅크로의 분할을 기준으로 한 다수의 코드 비트들의 뱅크 선택기 코드를 생성하고;
(c)상기 뱅크 선택기 인코더로부터 상기 뱅크 선택기 코드를 수신하도록 연결되고, 또한 메모리 주소의 다수의 메모리 주소 비트들을 수신하도록 연결된 뱅크 선택기 디코더와, 상기 디코더는 상기 메모리 주소가 상기 상위 메모리 뱅크에 속하는가 또는 상기 하위 메모리 뱅크에 속하는지를 나타내는 뱅크 선택기 출력을 구비한다.
실시예에서, 상기 메모리 경계 선택은 분할 경계 표시기 신호를 출력하는 다수의 메모리 분할 경계 표시기 터미널들로 이루어진다. 다른 실시예에서, 상기 뱅크 선택기 인코더는 판독 전용 메모리(read-only memory: ROM) 어레이를 구비하고, 상기 ROM 어레이는 상기 메모리 경계 선택의 분할 경계 표시기 터미널들과 연결되고, 상기 개별적인 분할 경계 표시기 터미널들로부터 상기 분할 경계 표시기 신호의 수신의 응답으로 뱅크 선택기 코드를 생성한다. 유일한 뱅크 선택기 코드는 상기 메모리 경계 선택에 의해 지시될 수 있는 상기 소정의 메모리 부할 경계들을 위한 상기 뱅크 선택기 인코더에 의해 생성된다.
또 다른 실시예에서, 상기 디코더는 제 1 다수의 상기 뱅크 선택기 코드 비트들과 제 1 다수의 메모리 주소 비트들을 수신하도록 연결된 논리 비트 P 결정 회로와, 제 2 다수의 상기 코드 비트들과 상기 제 1 다수의 상기 메모리 주소 비트들을 수신하도록 연결된 논리 비트 Q 결정 회로, 및 제 3 단일의 상기 뱅크 선택기 코드 비트들과 제 2 다수의 상기 메모리 주소 비트들을 수신하도록 연결된 논리 비트 O 결정 회로를 구비한다. 상기 뱅크 선택기 디코더는 추가적으로 상기 논리 비트 O, P 및 Q 결정 회로들과 연결되고, 상기 메모리 주소들이 상기 상위 메모리 뱅크에 속하는가 또는 상기 하위 메모리 뱅크에 속하는지를 나타내는 단일-비트 뱅크 선택기 출력 신호를 생성하는 출력 논리 회로를 구비한다.
일실시예에서, 상기 출력 논리 회로는 AND 게이트와 NOR 게이트를 구비한다. 상기 AND 게이트는 제 1 및 제 2 AND 게이트 입력들과 하나의 AND 게이트 출력을 구비하고, 상기 제 1 및 제 2 AND 게이트 입력들은 각각 상기 논리 비트 P 및 Q 결정 회로들에 연결된다. 상기 NOR 게이트는 제 1 및 제 2 NOR 게이트 입력들과 하나의 NOR 게이트 출력을 구비하고, 상기 제 1 및 제 2 NOR 게이트 입력들은 각각 상기 논리 비트 O 결정 회로와 상기 AND 게이트 출력에 연결된다. 상기 NOR 게이트 출력은 상기 뱅크 선택기 출력 신호를 생성한다.
다른 실시예에서, 상기 분할 표시기 회로는 다수의 NOR 게이트들의 각각의 입력들과, 상기 개별적인 분할 경계 표시기 터미널들을 형성하는 다수의 NOR 게이트들의 출력들과 연결된 상위 및 하위 뱅크 유도선 세그먼트들을 구비한다. 다른 예에서, 상기 논리 비트 O, P, 및 Q 결정 회로들은 상기 출력 논리 회로에 연결된 상기 논리 비트 O, P, 및 Q 결정 회로들의 출력과 함께, 적어도 몇몇의 상기 메모리 주소 입력들과 상기 뱅크 선택기 코드 비트들을 수신하도록 연결된 다수의 p-채널 금속 산화 반도체(p-channel metal oxide semiconductor: PMOS)와 n-채널 MOS(n-channel MOS: NMOS) 트랜지스터들을 각각 구비한다.
장점으로서, 본 발명은 메모리 주소를 수신한 응답으로 동시 동작 플래시 메모리 디바이스 내의 상기 상위 또는 하위 메모리 뱅크를 선택하는 뱅크 선택기 회로를 제공한다. 본 발명은 유동적 뱅크 분할 아키텍쳐를 사용한 동시 동작 플래시 메모리 디바이스가 다른 회로들의 설계와, 고정된 상위 및 하위 뱅크 분할들을 사용하여 다른 종래의 동시 동작 플래시 메모리 디바이스들을 생산하기 위한 다른 메모리 뱅크 크기들의 요구를 충족시키는 다른 일련의 마스크들을 준비하는 것과 관련된 비용들과 노력없이 실현되도록 한다.
도 1은 예를 들면 동시 동작 NOR 플래시 메모리 디바이스와 같은 동시 동작 비-휘발성 메모리 디바이스의 단순한 다이아그램을 도시한 것으로서, 상기 동시 동작 비-휘발성 메모리 디바이스는 블록(SA0), (SA1), (SA2), ... (SA63)에 의해 나타난 메모리 셀들의 다수의 섹터들을 포함한다. 상기 메모리 섹터들(SA0), (SA1), (SA2), ... (SA63)은 4개의 메모리 섹터들을 포함한 각 열과 함께 다수의 열들과 행들로 정렬된다. 상기 메모리 섹터들의 열들은 Z4(0)으로부터 Z4(15)까지 연속적으로 번호 매겨져 있다. 또한, 상기 NOR 플래시 메모리 디바이스는 열들 Z4(16) 내지 Z4(17)로 정렬된 메모리 섹터들(SS0), (SS1), (SS2), ...(SS6)을 추가적으로 포함한다.
메모리 셀들(SA0), (SA1), (SA2), ... (SA63)의 각 섹터는 0.5 메가바이트(MB)의 메모리를 포함한다. 상기 메모리 섹터들 (Z4(0), Z4(1), Z4(2), ...Z4(15))의 각 열은 2MB의 메모리를 포함한다. 마지막 메모리 섹터(SA63)는 선택적이고, 숨겨진 메모리 섹터로서 간주된다. 상기 메모리 섹터들(SS0)...(SS7)의 전체 메모리는 약 0.5MB 정도이다. 상기 섹터들(SS0)...(SS7)내의 메모리 0.5MB는 코드 저장소를 위해 요구되는 최소 하위 뱅크 메모리로 간주된다.
도 1은 다수의 경계선들을 도시하고, 각 경계선은 상기 메모리를 상위 메모리 뱅크와 하위 메모리 뱅크로 분할할 수 있다. 도 1에는, 상기 상위 뱅크 내의 메모리 양을 나타내는 슬래시 이전의 숫자와, 상기 하위 뱅크내의 메모리 양을 나타내는 상기 슬래시 이후의 숫자와 함께, 본 발명에 따른 32MB 플래시 메모리 디바이스의 몇몇의 가능한 분할들이 도시된다. 상기 메모리 분할 경계는 메모리 섹터들의 어느 인접한 열들 간에 설정될 수 있고, 각 인접한 경계 변화는 만약 각 메모리 섹터가 0.5MB 메모리를 포함하고 각 열이 4개의 메모리 섹터들을 포함하면, 상기 상위 및 하위 메모리 뱅크들 내의 2MB의 증가 또는 감소를 야기한다. 도 1은 유동적 뱅크 분할 아키텍쳐를 사용한 플래시 메모리 내의 많은 다른 가능한 분할 메모리의 예만을 도시한다. 그러나, 본 발명은 도 1에 도시된 메모리 분할 경계들에 한정되지 않는다; 다른 메모리 분할 경계들도 가능하다.
도 2는 본 발명에 따른 유동적 뱅크 분할 아키텍쳐를 사용한 동시 동작 플래시 메모리를 위한 뱅크 선택기 회로의 단순한 블록 다이아그램을 도시한다. 상기 뱅크 선택기 회로는 일반적으로 다수의 소정의 메모리 분할 경계들로부터 선택된 메모리 분할 경계를 나타낼 수 있는 메모리 경계 선택(18)와, 상기 메모리 경계 선택(18)에 연결된 뱅크 선택기 인코더(2)와, 상기 뱅크 선택기 인코더(2)와 입력 메모리 주소에 연결된 디코더(3)를 구비한다. 상기 디코더(3)는 상기 입력 메모리 주소에 대한 응답으로 상기 선택된 메모리 분할 경계를 기준으로 한 뱅크 선택기 출력 신호(bank selector output signal: BSEL)을 출력할 수 있다. 실시예에서, 상기 메모리 경계 선택(18)은 상위 메모리 뱅크와 하위 메모리 뱅크간의 경계선을 나타내도록 분할 경계 표시기 신호를 상기 뱅크 선택기 인코더(2)로 출력할 수 있는 다수의 분할 경계 표시기 터미널들을 구비한다. 상기 동시 동작 플래시 메모리 디바이스가 다수의 소정의 분할 경계들 중의 어느 하나에서 상위 및 하위 메모리 뱅크들로의 유동적인 분할이 가능하도록 하기 때문에, 상기 메모리 경계 선택(18)은 다수의 가능한 메모리 분할 경계들을 나타낼 수 있는 분할 표시기 회로를 구비한다. 상기 소정의 메모리 분할 경계들 중의 특정 하나가 선택된 후, 메모리 분할 표시기 신호는 메모리 분할 선택(18)에 의해 생성되어 상기 선택된 메모리 분할 경계를 나타낸다. 상기 메모리 경계 선택(18) 내의 상기 분할 표시기 회로는 하기에서 상세히 개시될 것이다.
상기 뱅크 선택기 인코더(2)는 상기 메모리 경계 선택(18)의 분할 경계 표시기 터미널들에 연결되어 상기 메모리 분할 경계 표시기 신호를 수신하고, 상기 분할 경계 표시기 신호의 수신에 대한 응답으로 뱅크 선택기 코드(bank selector code: BSC)의 일련의 코드 비트들을 생성할 수 있다. 일실시예에서, 상기 뱅크 선택기 코드(2)는 다수의 일련의 상기 뱅크 선택기 코드를 저장하는 ROM 어레이를 구비하고, 상기 뱅크 선택기 코드의 각각은 상기 다수의 소정의 메모리 분할 경계들 중의 하나를 나타내도록 유일하게 설정한다. 특정의 메모리 분할 경계를 나타내는 상기 메모리 경계 선택(18)으로부터 분할 경계 표시기 신호의 수신에 대한 응답으로, 상기 뱅크 선택기 인코더(2)는 상기 선택된 메모리 분할 경계에 대응하는 상기뱅크 선택기 코드의 다수의 코드 비트들을 출력한다.
상기 뱅크 선택기 디코더(3)는 상기 뱅크 선택기 인코더(2)로부터 상기 뱅크 선택기 코드를 수신하도록 연결되고, 추가적으로 다수의 메모리 주소 입력들의 다수의 메모리 주소 비트들을 수신하도록 연결된다. 상기 뱅크 선택기 코드와 입력 메모리 주소 비트들에 의해 나타난 상기 선택된 메모리 분할 경계를 기준으로 하여, 상기 뱅크 선택기 디코더(3)는 뱅크 선택기 출력 신호(BSEL)를 출력하여 특정의 메모리 주소가 상기 하위 메모리 뱅크 또는 상기 상위 메모리 뱅크에 속함을 나타낸다. 본 발명에 따른 상기 뱅크 선택기 디코더(3)의 다른 실시예들이 하기에서 상세히 개시된다.
도 3은 본 발명에 따른 유동적 뱅크 분할 아키텍쳐를 사용한 동시 동작 플래시 비-휘발성 메모리 디바이스를 위한 상기 뱅크 선택기 회로의 일실시예의 상세한 블록 다이아그램을 도시한다. 상기 뱅크 선택기 회로는 뱅크 선택기 인코더(2)와, 논리 비트 O 결정 회로(4)와, 논리 비트 P 결정 회로(6)와, 논리 비트 Q 결정 회로(8), 및 출력 논리 회로(10)로 구성된다. 상기 논리 비트 O, P, 및 Q 결정 회로들(4), (6), (8)과 상기 출력 논리 회로910)는 도 2의 상기 뱅크 선택기 디코더를 함께 구성한다. 도 2의 상기 메모리 경계 선택(18)과 상기 인코더(2)는 도 3의 상기 뱅크 선택기 인코더(2)에서 결합된다. 상기 뱅크 선택기 인코더(2)는 다수의 소정의 분할 경계들로부터 선택된 메모리 분할 경계에서 메모리의 상위 및 하위 메모리 뱅크들로의 분할을 기준으로 한 뱅크 선택기 코드의 다수의 코드 비트들을 생성할 수 있다.
본 발명에 따른 상기 뱅크 선택기 회로는 다수의 메모리 주소 입력들과, 상기 논리 비트 O,P, 및 Q 결정 회로들(4), (6), (8)은 각각 상기 뱅크 선택기 인코더(2)로부터의 적어도 몇몇의 상기 코드 비트들과, 상기 메모리 주소 입력들로부터 적어도 몇몇의 상기 메모리 주소 비트들을 수신하도록 연결된다. 상기 출력 논리 회로(10)는 상기 논리 비트 O, P, 및 Q 결정 회로들로부터 논리 비트들 O, P, 및 Q를 각각 수신하도록 연결되고, 뱅크 선택기 신호(BSEL)를 출력하여 어느 특정의 메모리 주소가 상기 분할 경계를 기준으로 한 상기 상위 메모리 뱅크 또는 상기 하위 메모리 뱅크를 가리키도록 한다.
도 4는 판독 전용 메모리(ROM)를 포함하는 상기 뱅크 선택기 인코더(2)의 실시예를 도시한 것으로서, 상기 ROM은 다수의 행들(14a), (14b), (14c), ... 과 다수의 열들(16a), (16b), (16c), ...으로 정렬된 다수의 ROM 셀들(12a), (12b), (12c),...로 구성된다. 도 4의 예에서, 상기 ROM 어레이(12)는 8 행 및 9열의 \ROM 셀들로 구성된다. 다른 실시예에서, 상기 ROM 셀들(12a), (12b), (12c),...의 각각은 약 2.3/0.7의 채널 너비 대 길이(width-to-length: W/L)를 구비한다. 상기 ROM 어레이(12)는 종래 기술에 익숙한 사람에게 알려진 방법으로 반도체 집적 회로 상에 물리적으로 배치될 것이다.
상기 실시예에서, 상기 뱅크 선택기 인코더(2)는 상기 메모리를 상위 메모리 뱅크와 하위 메모리 뱅크로 분리하기 위해, 다수의 소정의 분할 경계들로부터 선택된 메모리 분할 경계를 나타낼 수 있는 분할 표시기 회로(18)를 추가적으로 구비한다. 도 2의 상기 메모리 경계 선택(18)의 실시예가 도 4의 상기 분할 표시기회로(18)에 상세히 도시된다. 도 4의 상기 분할 표시기 회로(18)는 다수의 경계 표시기 터미널들(20a), (20b), (20c), ...을 구비하고, 각 경계 표시기 터미널들(20a), (20b), (20c), ...은 상기 ROM 어레이(12) 내의 상기 ROM 셀들의 열들(16a), (16b), (16c), ...의 각 하나와 연결된다.
다른 실시예에서, 상기 분할 표시기 회로(18)는 추가적으로 상위 뱅크 유도선(32)을 구비하고, 상기 상위 뱅크 유도선(32)은 상기 상위 뱅크 유도선 갭은 24MB/8MB의 상위/하위 메모리 뱅크 분할을 나타내기 위해, 상위 뱅크 유도선 갭(gap)에 의해, 예를 들면 갭(24)에 의해서 분리된 제 1 및 제 2 상위 뱅크 유도선 세그먼트들(20), (22)을 구비하고, 다수의 가능 분할 경계들로부터 상기 메모리 분할 경계를 지시한다. 상기 제 1 상위 뱅크 유도선 세그먼트(20)은 제 1 단부를 구비하여 DC 공통 전압(Vcc)을 수신하도록 연결되고, 상기 제 2 상위 뱅크 유도선(22)은 접지된 제 2 단부를 구비한다.
상기 분할 표시기 회로(18)는 24MB/8MB의 상기 상위/하위 뱅크 분할을 나타내는 상기 메모리 분할 경계를 지시하기 위해, 도 4의 갭(30)과 같은 하위 뱅크 유도선 갭에 의해 분리된 제 1 및 제 2 하위 뱅크 유도선 세그먼트들(28), (28)로 이루어진 하위 뱅크 유도선(34)을 추가적으로 구비한다. 상기 제 1 하위 뱅크 유도선 세그먼트(26)은 상기 DC 공통 전압(Vcc)을 수신하도록 연결된 제 1 단부를 구비하고, 상기 제 2 하위 뱅크 유도선 세그먼트(28)는 접지된 제 2 단부를 구비한다. 상기 제 1 상위 및 하위 뱅크 유도선 세그먼트들(20), (26)이 서로 반대로 위치되고,상기 제 2 상위 및 하위 뱅크 유도선 세그먼트들(22), (28)이 서로 반대로 위치된다. 상기 상위 및 하위 뱅크 유도선 갭들(24), (30)은 상기 각각의 상위 및 하위 유도선들(32), (34) 상의 24MB/8MB의 상기 메모리 분할 경계를 지시하고, 서로 마주보게 위치된다.
상기 상위 뱅크 유도선(32)은 상기 상위 뱅크 유도선(32)에 따른 다수의 위치들 중의 하나에서 상기 상위 뱅크 유도선 갭(24)에 의해 제 1 및 제 2 상위 뱅크 유도선 세그먼트들(20), (22)로 분할될 수 있고, 상기 위치들의 각각은 상기 소정의 가능 메모리 분할 경계들 중의 각 하나를 지시한다. 상기 하위 뱅크 유도선(34)은 상기 하위 뱅크 유도선(34)에 따른 여러 위치들 중의 하나에서 상기 하위 뱅크 유도선 갭(30)에 의해 제 1 및 제 2 하위 뱅크 유도선 세그먼트들(26), (28)로 분할될 수 있고, 상기 위치들의 각각은 상기 소정의 가능 메모리 분할 경계들 중의 각 하나를 지시한다. 예를 들면, 도1에 도시된 바와 같이, 32MB 플래시 메모리는 하기의 분할된 경계들 중의 하나에서 상위 및 하위 메모리 뱅크들로 분할될 수 있다: 16MB/16MB, 18MB/14MB, 20MB/12MB, 22MB/10MB, 24MB/8MB, 26MB/6MB, 28MB/4MB, 30MB/2MB, 및 31.5MB/0.5MB.
도 4에서, 다수의 NOR 게이트들(36a), (36b), (36c), ...의 각각은 상기 상위 및 하위 뱅크 유도선들(32), (34)에 각각 연결된 제 1 및 제 2 입력들을 구비한다. 상기 NOR 게이트들(36a), (36b), (36c), ...의 출력들은 상기 각 분할 경계 표시기 터미널들(20a), (20b), (20c),...등을 형성한다. 상기 상위 및 하위 뱅크 유도선들(32), (34)가 지적된 갭들에서 붕괴된 때, 상기 갭들이 위치된 상기 각 상위및 하위 뱅크 유도선들(32), (34)에 연결된 입력들을 구비한 상기 대응하는 NOR 게이트는 논리 비트 "1"을 생성하고, 반면에 다른 NOR 게이트는 각각 논리 비트 "0"을 생성한다. 예를 들면, 상기 상위 및 하위 뱅크 유도선들(32), (34)가 24MB/8MB의 상위 뱅크/하위 뱅크의 비율로 선택된 메모리 분할 경계를 지정하기 위해 상기 각 갭들(24), (30)에서 붕괴된 때, 상기 대응하는 NOR 게이트(36e)는 논리 비트 "1"을 생성하고, 다른 NOR 게이트들(36a), (36b), (36c), (36d), (36f), (36g), (36h), 및 (36i)는 논리 비트 "0"을 생성한다.
다른 실시예에서, 상기 뱅크 선택기 인코더(2)는 다수의 행들과 정렬된 다수의 반전기들(38a), (38b), (38c), ...을 추가적으로 구비하고, 상기 반전기들(38a), (38b), (38c), ...의 각 행은 상기 ROM 어레이(12) 내의 상기 ROM 셀들의 상기 행들(14a), (14b), (14c), ...의 각 하나와 연결된다. BSC(6), BSC(5), ..BSC(0)으로 지정된 상기 뱅크 선택기 회로(2)의 출력들은 예를 들면 각각의 상기 상위 및 하위 뱅크 유도선들(32), (34)에 따른 갭(24), (30)과 같은, 상기 대응하는 갭들에 의해 지적된 바와 같이, 상기 소정의 분할 경계들로부터 선택된 상기 메모리 분할 경계를 기준으로 한 뱅크 선택기 코드의 각 코드 비트들을 출력한다.
상기 ROM 어레이(12) 내의 상기 ROM의 상기 ROM 셀들의 행들(14a), (14b), (14c), ...은 논리 비트 "1"을 지적하는 문자(H)와 논리 비트 "0"을 지적하는 문자(L)과 함께, 도 4의 하측에 도시된 바와 같이, 입력들 H(7), L(7), H(6), ..L(0)을 각각 구비한다. 상기 출력들 BSC(6), BSC(5), ..BSC(0)에서의 상기 뱅크선택기 코드의 코드 비트들은 상기 분할 표시기 회로(18)내의 상기 상위 및 하위 뱅크 유도선들을 따른 상기 갭들에 의해 지정된 상기 선택된 분할 경계에 따라서 생성된다. 유일한 일련의 상기 뱅크 선택기 코드는 가능한 분할 경계들의 각각을 위해 생성된다. 예를 들면, 도 4에 도시된 바와 같이, 24MB/8MB의 상위/하위 뱅크 분할이 32MB 플래시 메모리 디바이스에서 원하여지면, 상기 상위 및 하위 뱅크 유도선들(32), (34)는 각각 갭들(24), (30)에서 붕괴되고, 그럼으로써 상기 ROM 어레이(12)내의 상기 ROM 셀들의 열(16e)에 대한 분할 경계 표시기 터미널(20e)에서 논리 비트 "1"을 생성하고, 반면에 다른 열들(16a),..(16d), 및 (16f),..(16i)는 상기 분할 표시기 회로(18) 내의 상기 각 분할 경계 표시기 터미널들(20a),..(20d), 및 (20f), ..(20i)로부터 논리 비트 "0"을 수신한다. 상기 ROM 셀들의 상기 열(16e)에 의한 논리 비트 "1"의 수신에 대한 응답으로, 상기 뱅크 선택기 인코더는 상기 출력들BSC(6), BSC(5), ..BSC(0)에서 뱅크 선택기 코드(1011001)를 각각 출력한다.
도 5의 실시예에서, 본 발명에 따른 상기 뱅크 선택기 회로내의 상기뱅크 선택기 디코더(3)는 다수의 NAND 게이트들(150), (152), (154), 및 (156)과, 다수의 NOR 게이트들(158), (160), 및 (162)과, 조합 NOR 게이트(164), 및 상기 뱅크 선택기 출력(BSEL)을 생성하는 반전기(166)를 포함하는 다수의 스테이지들의 논리 게이트들로 구성된다. 제 1 스테이지 NAND 게이트들(150), (152), 및 (154)는 상기 메모리 주소 pA(20), pA(19), pA(18), 및 pA(17)의 비-반전된 및 반전된 비트들의 다른 조합들을 수신하도록 연결된다. 상기 입력 비트들 pA(19B), pA(18B), 및pA(17B)는 각각 메모리 주소 입력 pA(19), pA(18), 및 pA(17)의 반전된 비트들이다. 상기 NAND 게이트들(150), (152), 및 (154)에 추가하여 다수의 NAND 게이트들(도 5에 도시되지 않음)은 상기 제 1 스테이지인 NAND 게이트들에 포함되어서 상기 NAND 게이트들로의 입력들로서 반전 및 비-반전된 메모리 주소 비트들pA(20), pA(19), pA(18), 및 pA(17)의 모든 가능한 조합들을 가능하게 한다. 상기 NAND 게이트들의 상기 제 1 스테이지는 상기 NAND 게이트(156)를 구비하고, 상기 NAND 게이트(156)는 상기 메모리 주소 비트들pA(20), pA(19), pA(18), pA(17), pA(16), 및 pA(15)과, 뱅크 선택기 강제(forcing) 신호(SSACT)를 수신하도록 연결된 다수의 입력들을 구비한다. 상기 뱅크 선택기 강제 신호(SSACT)는, 도 1에서 도시된 상기 상위 메모리 뱅크에 부여된 상기 숨겨진 섹터(SA63)내의 메모리 주소가 접근된 때, 상기 뱅크 선택기 출력(BSEL)이 예를 들면 상기 상위 메모리 뱅크와 같은 상기 메모리 뱅크들 중의 하나를 가리키도록 됨을 상기 뱅크 선택기 디코더(3)에게 표시한다. 상기 뱅크 선택기 강제 신호(SSACT)는 하기에서 상세히 개시될 것이다.
도 5에 있어서, 상기 뱅크 선택기 디코더(3)는 2개의 입력들을 각각 구비한 다수의 제 2 스테이지 NOR 게이트들(158), (160), 및 (162)을 추가적으로 구비하고, 상기 NOR 게이트들의 제 1 입력들은 각각 상기 뱅크 선택기 코드 비트들 (BSC0'), (BSC1') 및 (BSC7')을 수신하도록 연결된다. 상기 NOR 게이트들(158), (160), 및 (162)의 제 2 입력들은 상기 NAND 게이트들(150), (152), 및 (154)의 출력들로 각각 연결된다. 다수의 추가적인 제 2 스테이지 NOR 게이트들(도 5에 도시되지 않음)은 추가적인 제 1 스테이지 NAND 게이트들(도 5에 도시되지 않음)로 연결된 입력들을 구비함으로써 다른 뱅크 선택기 코드 비트들(BSC2'), (BSC3'),...(BSC6')을 수신한다. 제 2 스테이지 반전기(168)는 상기 제 1 스테이지 NAND 게이트(156)의 출력으로 연결된다. 도 5의 실시예에서, 상기 뱅크 선택기 코드(BSCn')의 코드 비트들은 하기의 표에 기재되고, 상기 n은 0부터 7까지의 상기 뱅크 선택기 코드 비트들의 순서이다:
경계상위/하위 BSCn'
7 6 5 4 3 2 1 0
16MB/16MB 0 0 0 0 0 0 0 0
18MB/14MB 0 0 0 0 0 0 0 1
20MB/12MB 0 0 0 0 0 0 1 1
22MB/10MB 0 0 0 0 0 1 1 1
24MB/8MB 0 0 0 0 1 1 1 1
26MB/6MB 0 0 0 1 1 1 1 1
28MB/4MB 0 0 1 1 1 1 1 1
30MB/2MB 0 1 1 1 1 1 1 1
31.5MB/0.5MB 1 1 1 1 1 1 1 1
또한, 도 5에 도시된 상기 뱅크 선택기 디코더(3)는 상기 제 2 스테이지 반전기(168) 뿐만 아니라, 상기 제 2 스테이지 NOR 게이트들(158), (160), 및 (162)에 연결된 입력들을 구비한 조합 NOR 게이트(164)로 이루어진다. 상기 조합 NOR 게이트(164)는 뱅크 선택기 코드 비트들(BSC2'), (BSC3'),...(BSC6')(도 5에 도시되지 않음)의 출력들에 연결된 입력과 함께 상기 추가적인 제 2 스테이지 NOR 게이트들의 출력들과 연결된 추가적인 입력들을 구비한다. 상기 조합 NOR 게이트(164)의 출력은 상기 반전기(166)에 연결되고, 상기 반전기(166)는 상기 뱅크 선택기 출력 신호(BSEL)를 출력한다.
다른 실시예에서, 본 발명에 따라 도 2의 상기 블록 다이아그램에서 도시된 바와 같이, 상기 뱅크 선택기 디코더(3)는 도 3에 도시된 출력 논리 회로(10)뿐만 아니라, 논리 비트 O, P, 및 Q 결정 회로들(4), (6), (8)을 포함한다. 상기 논리 비트 P 결정 회로(6)는 상기 뱅크 선택기 인코더(2)로부터의 제 1 다수의 상기 코드 비트들과, 상기 메모리 주소 입력들로부터의 제 1 다수의 메모리 주소 비트들을 수신하도록 연결된다. 도 6은 다수의 p-채널 MOS(PMOS) 트랜지스터들(42), (44), (46), (48), (50), 및 (52)를 포함하는 본 발명에 따른 상기 논리 비트 P 결정 회로(6)의 실시예를 도시한다. 상기 PMOS 트랜지스터(42)는 상기 DC 공통 전압(Vcc)을 수신하도록 된 소스와, 상기 메모리 주소의 비트 pA(19)를 수신하도록 연결된 게이트를 구비한다. 상기 PMOS 트랜지스터(44)는 상기 DC 공통 전압(Vcc)를 수신하도록 연결된 소스와, 상기 메모리 주소의 비트 pA(18)을 수신하도록 연결된 게이트를 구비한다. 유사하게, 상기 PMOS 트랜지스터(46)는 상기 DC 공통 전압(Vcc)을 수신하도록 연결된 소스와, 상기 메모리 주소 비트pA(17)을 수신하도록 연결된 게이트를 구비한다.
상기 PMOS 트랜지스터(48)는 상기 PMOS 트랜지스터(42)의 드레인과 연결된 소스와, 도 4에서 도시된 상기 뱅크 선택기 인코더(2)에 의해 생성된 상기 뱅크 선택기 코드의 상기 코드 비트(BSC(5))를 수신하도록 연결된 게이트와, 상기 논리 비트 P 출력(54)에 연결된 드레인을 구비한다. 도 6에 도시된 바와 같이, 상기 PMOS 트랜지스터(50)는 상기 PMOS 트랜지스터(44)의 드레인과 연결된 소스와, 상기 뱅크선택기 코드의 코드 비트(BSC(4))를 수신하도록 연결된 게이트와, 상기 논리 비트 P 출력(54)에 연결된 드레인을 구비한다. 유사하게, 상기 PMOS 트랜지스터(52)는 상기 PMOS 트랜지스터(46)의 상기 드레인에 연결된 소스와, 상기 뱅크 선택기 코드의 상기 코드 비트(BSC(3))를 수신하도록 연결된 게이트와, 상기 논리 비트 P 출력(54)에 연결된 드레인을 구비한다.
도 6에 도시된 바와 같이, 상기 논리 비트 P 결정 회로(6)는 다수의 n-채널 MOS(NMOS) 트랜지스터들(56), (58), (60), (62), (64), 및 (66)으로 구성된다. 상기 NMOS 트랜지스터들(56), (58), 및 (60)은 상기 메모리 주소 비트들 pA(17), pA(18), pA(19)를 각각 수신하도록 연결된 각각의 게이트들을 구비한다. 상기 NMOS 트랜지스터(60)의 드레인은 상기 NMOS 트랜지스터(58)의 소스에 연결되고, 상기 NMOS 트랜지스터(58)의 드레인은 상기 NMOS 트랜지스터(56)의 소스에 연결된다. 상기 NMOS 트랜지스터(60)의 소스는 접지되고, 상기 NMOS 트랜지스터(56)의 드레인은 논리 비트 P 출력(54)에 연결된다.
상기 NMOS 트랜지스터들(62), (64), 및 (66)의 게이트들은 도 3에 도시된 상기 뱅크 선택기 인코더(2)에 의해 생성된 상기 뱅크 선택기 코드의 상기 코드 비트들(BSC(3)), (BSC(4)), (BSC(5))를 각각 수신하도록 연결된다. 도 6에서, 상기 NMOS 트랜지스터(66)의 드레인은 상기 NMOS 트랜지스터(64)의 소스에 연결되고, 상기 NMOS(64)의 드레인은 상기 NMOS 트랜지스터(62)의 소스에 연결된다. 상기 NMOS 트랜지스터(66)의 소스는 접지되고 상기 NMOS 트랜지스터(62)의 드레인은 상기 논리 비트 P 출력(54)에 연결된다. 상기 NMOS 트랜지스터(60) 및 (66)의 드레인들은함께 연결되고, 상기 NMOS 트랜지스터(58), (64)의 드레인들이 함께 연결된다. 상기 메모리 주소 비트들 pA(17), pA(18), pA(19)는 제 1 다수의 상기 메모리 주소 비트들을 형성하고, 상기 코드 비트들(BSC(3)), (BSC(4)), (BSC(5))는 상기 뱅크 선택기 코드의 제 1 다수의 코드 비트들을 형성한다.
도 7은 다수의 PMOS 트랜지스터들(68), (70), (72), (74), (76), 및 (78)를 포함하는 본 발명에 따른 상기 논리 비트 Q 결정 회로의 일실시예를 도시한다. 상기 PMOS 트랜지스터(68)는 상기 DC 공통 전압(Vcc)을 수신하도록 연결된 소스와, 상기 메모리 주소 비트 pA(19)를 수신하도록 연결된 게이트를 구비한다. 상기 PMOS 트랜지스터(70)는 상기 PMOS 트랜지스터(68)의 드레인과 연결된 소스와, 상기 메모리 주소 비트 pA(18)을 수신하도록 연결된 게이트와, 상기 논리 비트 Q 출력(80)에 연결된 드레인을 구비한다. 상기 PMOS 트랜지스터(72)는 상기 DC 공통 전압(Vcc)을 수신하도록 연결된 소스와, 도 3에 도시된 상기 뱅크 선택기 인코더(2)에 의해 생성된 상기 뱅크 선택기 코드의 상기 코드 비트 (BSC(2))를 수신하도록 연결된 게이트와, 상기 PMOS 트랜지스터(68)의 드레인과 연결된 드레인을 구비한다.
도 7에 도시된 바와 같이, 상기 PMOS 트랜지스터(74)는 상기 PMOS 트랜지스터들(72), (68)의 드레인들과 연결된 소스와, 상기 뱅크 선택기 코드의 상기 코드 비트(BSC(1))를 수신하도록 연결된 게이트와, 상기 논리 비트 Q 출력(80)에 연결된 드레인을 구비한다. 상기 PMOS 트랜지스터(76)는 DC 공통 전압(Vcc)을 수신하도록 연결된 소스와, 상기 메모리 주소 비트pA(17)를 수신하도록 연결된 게이트를 구비한다. 상기 PMOS 트랜지스터(78)는 상기 PMOS 트랜지스터(76)의 드레인과 연결된 소스와, 상기 뱅크 선택기 코드의 코드 비트(BSC(0))를 수신하도록 연결된 게이트와, 상기 논리 비트 Q 출력(80)에 연결된 드레인을 구비한다. 상기 메모리 주소 비트들 pA(17), pA(18), pA(19)는 상기 논리 비트 P 출력 회로(6)에 대한 상기 제 1 다수의 메모리 주소 비트들 내의 비트들과 같다. 상기 코드 비트들(BSC(0)), (BSC(1)), (BSC(2))은 상기 뱅크 선택기 코드의 제 2 다수의 코드 비트들을 형성한다.
본 발명에 따른 상기 논리 비트 Q 결정 회로(8)는 도 7에 도시된 바와 같이, 다수의 PMOS 트랜지스터들(82), (84), (86), (88), (90), 및 (92)를 추가적으로 구비한다. 상기 NMOS 트랜지스터(82)는 상기 메모리 주소 비트 pA(17)를 수신하도록 연결된 게이트와, 상기 논리 비트 Q 출력(80)에 연결된 드레인을 구비한다. 상기 NMOS 트랜지스터(84)는 상기 뱅크 선택기 코드의 코드 비트(BSC(2))를 수신하도록 연결된 게이트와, 상기 NMOS 트랜지스터(82)의 소스와 연결된 드레인을 구비한다. 상기 NMOS 트랜지스터(86)는 접지된 소스와, 상기 메모리 주소 비트 pA(19)를 수신하도록 연결된 게이트와, 상기 NMOS 트랜지스터(84)의 소스에 연결된 드레인을 구비한다.
상기 NMOS 트랜지스터(88)는 상기 뱅크 선택기 코드의 코드 비트(BSC(0))를 수신하도록 연결된 게이트와, 상기 논리 비트 Q 출력(80)에 연결된 드레인과, 상기 NMOS 트랜지스터(82)의 상기 소스에 연결된 소스를 구비한다. 상기 NMOS 트랜지스터(90)는 상기 뱅크 선택기 코드의 코드 비트(BSC(1))를 수신하도록 연결되고, 상기 NMOS 트랜지스터들(82), (88)의 소스들과 연결된 드레인을 구비한다. 상기 NMOS 트랜지스터(92)는 접지된 소스와, 상기 메모리 주소 비트 pA(18)를 수신하도록 연결된 게이트와, 상기 NMOS 트랜지스터(90)의 소스에 연결된 드레인을 구비한다.
도 8은 다수의 PMOS 트랜지스터들(94), (96), (98), (100), 및 (102)를 구비한 본 발명에 따른 상기 논리 비트 O 결정 회로(4)의 일실시예의 회로 다이아그램을 도시한다. 상기 PMOS 트랜지스터(94)는 상기 DC 공통 전압(Vcc)을 수신하도록 연결된 소스와, 상기 메모리 주소의 메모리 주소 비트 pA(20)를 수신하도록 연결된 게이트와, 상기 논리 비트 O 출력(104)에 연결된 드레인을 구비한다. 상기 PMOS 트랜지스터(96)는 상기 DC 공통 전압(Vcc)을 수신하도록 연결된 소스와, 상기 메모리 주소의 메모리 주소 비트 pA(16)을 수신하도록 연결된 게이트를 구비한다. 유사하게, 상기 PMOS 트랜지스터들(98), (100)은 상기 DC 공통 전압(Vcc)을 수신하도록 연결된 소스들을 구비한다. 상기 PMOS 트랜지스터들(98), (100)의 게이트들은 상기 메모리 주소의 메모리 주소 비트pA(15)와, (SSACT)로 표시된 뱅크 선택기 강제 신호를 수신하도록 각각 연결된다. 상기 PMOS 트랜지스터들(96), (98), (100)의 드레인들은 모두 연결된다. 상기 PMOS 트랜지스터(102)의 소스는 상기 PMOS 트랜지스터들(96), (98), (100)의 드레인들과 연결된다. 상기 PMOS 트랜지스터(102)의 게이트는 도 4에 도시된 상기 뱅크 선택기 인코더(2)에 의해 생성된 상기 뱅크 선택기 코드의 코드 비트(BSC(6))를 수신하도록 연결된다. 도 8에서, 상기 PMOS 트랜지스터(102)의 드레인은 상기 논리 비트 O 출력(104)에 연결된다.
도 8에서, 상기 논리 비트 O 결정 회로는 다수의 NMOS 트랜지스터들(106), (108), (110), (112), 및 (114)를 추가적으로 구비한다. 상기 NMOS 트랜지스터(106)의 게이트는 상기 뱅크 선택기 강제 신호(SSACT)를 수신하도록 연결되고, 상기 NMOS 트랜지스터의 드레인은 상기 논리 비트 O 출력(104)에 연결된다. 상기 NMOS 트랜지스터들(108), (110), (112)의 게이트들은 상기 메모리 주소 비트들 pA(15), pA(16), pA(20)를 각각 수신하도록 연결된다. 상기 NMOS 트랜지스터(108)의 드레인은 상기 NMOS 트랜지스터(106)의 소스에 연결되고, 상기 NMOS 트랜지스터(110)의 드레인은 상기 NMOS 트랜지스터(108)의 소스에 연결된다. 상기 NMOS 트랜지스터(112)의 드레인은 상기 NMOS 트랜지스터(11)의 소스에 연결되고, 상기 NMOS 트랜지스터의 소스는 접지된다. 상기 NMOS 트랜지스터(114)는 상기 뱅크 선택기 코드의 코드 비트(BSC(6))를 수신하도록 연결된 게이트와, 상기 논리 비트 O 출력(104)에 연결된 드레인을 구비한다. 상기 NMOS 트랜지스터(114)의 소스는 상기 NMOS 트랜지스터(112)의 드레인과 상기 NMOS 트랜지스터(110)의 소스와 연결된다. 상기 메모리 주소 비트pA(15), pA(16), pA(20)는 제 2 다수의 메모리 주소 비트들을 형성한다.
상기 뱅크 선택기 강제 신호(SSACT)는 도 1에 도시된 상기 상위 뱅크에 속하는 상기 숨겨진 섹터(SA63)가 접근되고, 상기 메모리 분할 경계가 상기 상위 뱅크/하위 뱅크 분할 비율이 31.5MB/0.5MB인 모드로 설정된 때, 상기 상위 메모리 뱅크를 가리키기 위해 도 3에 도시된 상기 뱅크 선택기 회로 출력 신호(BSEL)를 위해 사용된다. 논리 비트 "0"이 도 8에 도시된 상기 뱅크 선택기 강제 신호(SSACT)로서상기 PMOS 트랜지스터(100)와 NMOS 트랜지스터(106)의 게이트들에 인가되면, 도 3에 도시된 상기 출력 논리 회로(10)의 상기 출력(BSEL)은 논리 비트 "0"이다. 따라서, 상기 SSACT 신호 "0"이 상기 숨겨진 섹터(SA63)내의 메모리 주소가 상기 상위메모리 뱅크를 가리키도록 한다. 다른 메모리 분할 모드에서는, 상기 뱅크 선택기 강제 신호(SSACT)는 무시된다.
도 12는 AND 게이트(118)와 NOR 게이트(12)를 구비한, 본 발명에 따른 상기 뱅크 선택기 회로내의 출력 논리 회로(10)의 일실시예를 도시한다. 상기 AND 게이트(118)는 도 6 및 7에 각각 도시된 상기 논리 비트 P 및 Q 결정 회로들(6), (8)의 상기 논리 비트 P 및 Q 출력들(54), (80)에 연결된 입력들을 구비한다. 도 12에서, 상기 NOR 게이트(120)는 상기 AND 게이트(118)의 출력에 연결된 하나의 입력과, 도 8에 도시된 상기 논리 비트 O 결정 회로(4)의 상기 논리 비트 O 출력(104)에 연결된 다른 입력을 구비한다. 도 12에 도시된 상기 출력 논리 회로(10)내의 상기 NOR 게이트(120)의 출력은 본 발명에 따른 상기 뱅크 선택기 회로의 상기 단일-비트 출력(11)을 형성한다. 상기 출력(11)은 상기 뱅크 선택기 신호(BSEL)를 생성한다.
도 6내지 8에 도시된 상기 논리 비트 O, P, 및 Q 결정 회로들의 실시예에 적용될 수 있는 메모리 주소 비트들 pA(20),pA(19), pA(18), pA(17),pA(16) 및 pA(15)의 코딩이 하기 표 B에 제시된다:
경계상위/하위 pA(20) pA(19) pA(18) pA(17) pA(16) pA(15)
31.5MB/0.5MB 1 1 1 1 1 1
30MB/2MB 1 1 1 1 x x
28MB/4MB 1 1 1 0 x x
26MB/6MB 1 1 0 1 x x
24MB/8MB 1 1 0 0 x x
22MB/10MB 1 0 1 1 x x
20MB/12MB 1 0 1 0 x x
18MB/14MB 1 0 0 1 x x
16MB/16MB 1 0 0 0 x x
상기 메모리 주소 비트들pA(20), pA(19),pA(18), 및 pA(17)은 상기 메모리 분할들의 각각에 대하여 논리 비트 "1" 또는 논리 비트 "0" 중의 하나를 부여받는다. 상기 메모리 주소 비트들 pA(16) 및 pA(15)는 상기 31.5MB/0.5MB 모드에서의 상기 메모리 분할에 대하여서만 관련된다. 다른 메모리 분할 모드에서는, 예를 들면 30MB/2MB, 28MB/4MB, ... 16MB/16MB에서는 "x"로 표시된 엔트리들을 구비한 상기 메모리 주소 비트들pA(16) 및 pA(15)는 관련이 없고, 상기 출력 논리 회로(10)의 출력(11)에 영향을 미치지 않는다.
도 4, 6, 7, 및 8에서 도시된 실시예에 적용되는 바와 같이, 표B에 개시된 메모리 분할들에 대한 상기 뱅크 선택기 코드의 코드 비트들이 하기의 표C에 개시된다:
경계 BSC(6:0)
O P Q
메모리 주소pA(20:15) 뱅크 크기상위/하위 6 5 4 3 2 1 0
1000xx 16MB/16MB 1 1 1 1 0 0 1
1001xx 18MB/14MB 1 1 1 0 1 1 1
1010xx 20MB/12MB 1 1 0 1 1 0 1
1011xx 22MB/10MB 1 1 0 0 1 0 1
1100xx 24MB/8MB 1 0 1 1 0 0 1
1101xx 26MB/6MB 1 0 0 1 1 0 0
1110xx 28MB/4MB 1 0 0 1 0 0 1
1111xx 30MB/2MB 1 0 0 0 0 0 1
111111 31.5MB/0.5MB 0 0 0 0 0 0 1
표C에 제시된 상기 뱅크 선택기 코드의 코드 비트들과 표B에 제시된 메모리 주소 비트들이 도 4, 6, 7, 8, 및 12에 도시된 상기 회로들에 인가되면, 상기 출력 논리 회로(10)의 출력(110은 상기 뱅크 선택기 출력 신호(BSEL)을 생성하고, 상기 뱅크 선택기 출력 신호(BSEL)는 상기 메모리 주소가 상기 하위 메모리 뱅크에 속하면 논리 비트 "1"이거나 상기 메모리 주소가 상기 상위 메모리 뱅크에 속하면 논리 비트 "0"이다. 상기 실시예에서, 상기 하위 메모리 뱅크는 전체 메모리 32MB 중에서 많게는 16MB를 또는 적게는 0.5MB를 차지할 수 있다.
도 9는 본 발명에 따른 상기 논리 비트 P 결정 회로(6)의 다른 실시예의 논리 회로를 도시한다. 도 9에 도시된 바와 같은 상기 논리 비트 P 결정 회로에 대한 논리 회로는 다수의 PMOS 및 NMOS 트랜지스터들을 구비한 도 6의 상기 논리 비트 P 결정 회로와 균등하다. 도 9에서, 상기 논리 비트 P 결정 회로(6)는 3개의 OR 게이트들(170), (172), (174)와, NAND 게이트(176)를 구비한다. 상기 OR 게이트(170)는 상기 메모리 주소 비트pA(17)과 뱅크 선택기 코드 비트(BSC(3))를 수신하도록 연결된 입력들을 구비한다. 상기 OR 게이트(172)는 상기 메모리 주소 비트pA(18)과 뱅크 선택기 코드 비트(BSC(4))를 수신하도록 연결된 입력들을 구비한다. 상기 OR 게이트(174)는 상기 메모리 주소 비트pA(19)와 뱅크 선택기 코드 비트(BSC(5))를 수신하도록 연결된 입력들을 구비한다. 상기 NAND 게이트(176)는 상기 OR 게이트들(170), (172), 및 (174)의 출력들과 연결된 3개의 입력들을 구비하고, 논리 비트 P를 생성하는 출력(54)을 구비한다.
도 10은 본 발명에 따른 상기 뱅크 선택기 회로 내의 상기 논리 비트 Q 결정 회로(8)의 다른 실시에의 논리 회로를 도시한다. 도 10에 도시된 바와 같이, 상기논리 비트 Q 결정 회로에 대한 논리 회로는 도 7에 도시된 다수의 PMOS 및 NMOS 트랜지스터들을 구비한 상기 논리 비트 Q 결정 회로와 균등하다. 도 10에 있어서, 상기 논리 비트 Q 결정 회로(8)는 2개의 AND 게이트(178), (180)과, 2개의 OR 게이트들(182), (184)와, NAND 게이트(186)를 구비한다. 상기 AND 게이트(178)는 상기 메모리 주소 비트 pA(18)와 뱅크 선택기 코드 비트(BSC(1))를 수신하도록 연결된 입력들을 구비한다. 상기 OR 게이트(182)는 상기 메모리 주소 비트 pA(17)과 뱅크 선택기 코드 비트(BSC(0))를 수신하도록 연결된 입력들을 구비한다. 상기 OR 게이트(184)는 상기 AND 게이트들(178), (180)의 출력들과 연결된 입력들을 구비한다. 상기 OR 게이트들(182), (184)의 출력들은 상기 NAND 게이트(186)의 입력들과 연결되고, 상기 NAND 게이트(186)는 상기 메모리 주소 입력들pA(17), pA(18), 및 pA(19)과, 상기 뱅크 선택기 코드 입력들(BSC(0)), (BSC(1)), (BSC(2))에 대한 응답으로 상기 논리 비트 Q를 생성하는 출력(80)을 구비한다.
도 11은 본 발명에 따른 상기 뱅크 선택기 회로 내의 상기 논리 비트 O 결정회로(4)의 다른 실시에의 논리 회로를 도시한다. 도 11에 도시된 상기 논리 비트 O 결정 회로의 논리 회로는 다수의 PMOS 및 NMOS 트랜지스터들을 구비한 도 8에 도시된 상기 논리 비트 O 결정 회로와 균등하다. 도 11에서, 상기 논리 비트 O 결정 회로는 AND 게이트(188)와, OR 게이트(190) 및 NAND 게이트(192)를 구비한다. 상기 AND 게이트(188)는 상기 뱅크 선택기 강제 신호(SSACT)와 상기 메모리주소 비트들 pA(15), pA(16)를 수신하도록 연결된 3개의 입력들을 구비한다. 상기 OR 게이트(190)는 상기 AND 게이트(188)의 출력에 연결된 입력과, 상기 뱅크 선택기 코드 비트(BSC(6))를 수신하도록 연결된 다른 입력을 구비한다. 상기 NAND 게이트(192)는 상기 OR 게이트(190)의 출력에 연결된 입력과, 상기 메모리 주소 비트 pA(20)를 수신하도록 연결된 다른 입력 및, 상기 메모리 주소 입력들pA(15), pA(16), pA(20)과, 상기 뱅크 선택기 코드 비트(BSC(6)) 및 상기 뱅크 선택기 강제 신호(SSACT)에 대한 응답으로 상기 논리 비트 O를 생성하는 출력(104)을 구비한다.
도 9 내지 11에 도시된 상기 논리 비트 O, P, 및 Q 출력들은 상술된 바와 같이, 상기 논리 비트 출력 회로(10)에 연결된다. 표B에 제시된 바와 같은 상기메모리 주소 비트들 pA(20), pA(19), pA(18), pA(17), pA(16) 및 pA(15)의 코딩은 도 9내지 11에 도시된 논리 비트 O, P, 및 Q 결정 회로들에 적용될 수 있다. 또한, 표C의 상기 뱅크 선택기 코드 비트들의 목록은 도 9내지 11에 도시된 상기 논리 비트 O, P, 및 Q 결정 회로들에게도 적용될 수 있다. 도 12에 도시된 동일한 뱅크 선택기 출력 신호(SSACT)는 만약 도 9내지 11에 도시된 상기 논리 비트 O, P, 및 Q 결정 회로들이 도 6내지 8에 도시된 상기 논리 비트O, P, 및 Q 결정 회로들로 각각교체되면, 생성될 수 있다.
본 발명에 따른 상기 뱅크 선택기 회로는 유동적 뱅크 분할 아키텍쳐를 사용하여 메모리 주소를 동시 동작 플래시 메모리 내의 상위 메모리 뱅크 또는 하위 메모리 뱅크로 가리킬 수 있도록 한다. 본 발명에 따른 상기 뱅크 선택기 회로는 상기 메모리 주소가 상기 메모리 주소 입력에 대한 응답으로 다수의 소정의 분할 경계들로부터 선택된 상기 메모리 분할 경계를 기준으로 한 상기 상위 메모리 뱅크 또는 상기 하위 메모리 뱅크에 속하는가를 나타내는 뱅크 선택기 신호를 생성한다. 본 발명에 따른 상기 뱅크 선택기 회로는 동일한 반도체 칩 상의 유동적 분할 플래시 메모리로 구현될 것이다. 또한, 본 발명에 따른 상기 뱅크 선택기 회로는 상기 뱅크 선택기 회로에 의해 접근된 상기 플래시 메모리 어레이로부터 분리된 반도체 집 상에 구현될 것이다.
본 발명은 특정의 실시예로 개시되었으나, 수많은 변경들이 청구범위에 개시된 발명의 범위 내에서 이루어질 수 있다.

Claims (10)

  1. 유동적 뱅크 분할 아키텍쳐를 사용한 동시 동작 비-휘발성 메모리 디바이스를 위한 뱅크 선택기 회로에 있어서, 상기 뱅크 선택기 회로는:
    (a) 다수의 소정의 메모리 분할 경계들로부터 선택된 메모리 분할 경계를 지정하는 메모리 경계 선택과, 상기 메모리 경계 선택은 상기 선택된 메모리 분할 경계를 기준으로 한 분할 경계 표시기 신호를 생성하고;
    (b)상기 메모리 경계 선택과 연결된 인코더와, 상기 인코더는 상기 분할 경계 표시기 신호의 수신에 대한 응답으로 상기 선택된 메모리 분할 경계에서 메모리를 상위 메모리 뱅크와 하위 메모리 뱅크로의 분할을 기준으로 한 뱅크 선택기 코드의 다수의 코드 비트들을 생성하고;
    (c)상기 인코더로부터 상기 뱅크 선택기 코드를 수신하도록 연결되고, 또한 메모리 주소의 다수의 메모리 주소 비트들을 수신하도록 연결된 디코더를 구비하고, 상기 디코더는 상기 메모리 주소가 상기 상위 메모리 뱅크 또는 하위 메모리 뱅크에 속하는가를 나타낼 수 있는 뱅크 선택기 출력을 구비하는 것을 특징으로 하는 뱅크 선택기 회로.
  2. 제 1 항에 있어서,
    상기 인코더는 다수의 행들과 열들로 정렬된 다수의 ROM 셀들을 구비한 ROM 어레이로 이루어지는 것을 특징으로 하는 뱅크 선택기 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 메모리 경계 선택은 상기 메모리를 상기 상위 메모리 뱅크와 상기 하위 메모리 뱅크로 분리하는 상기 선택된 메모리 분할 경계를 지정할 수 있는 분할 표시기 회로를 추가적으로 구비하고, 상기 분할 표시기 회로는 다수의 분할 경계 표시기 터미널들로 구성되는 것을 특징으로 하는 뱅크 선택기 회로.
  4. 제 3 항에 있어서,
    상기 분할 표시기 회로는:
    (i)상기 선택된 메모리 분할 경계를 지시하는 상위 뱅크 유도선 갭에 의해 분리된 제 1 및 제 2 상위 뱅크 유도선 세그먼트들로 이루어진 상위 뱅크 유도선과, 상기 제 1 상위 뱅크 유도선 세그먼트는 DC 공통 전압을 수신하는 제 1 단부를 구비하고, 상기 제 2 상위 뱅크 유도선 세그먼트는 접지되는 제 2 단부를 구비하고;
    (ii)상기 선택된 메모리 분할 경계를 지시하는 하위 뱅크유도선 갭에 의해 분리된 제 1 및 제 2 하위 뱅크 유도선 세그먼트들로 이루어진 하위 뱅크 유도선을 추가적으로 구비하고, 상기 제 1 하위 뱅크 유도선 세그먼트는 상기 DC 공통 전압을 수신하는 제 1 단부와, 상기 제 2 하위 뱅크 유도선 세그먼트는 접지된 제 2 단부를 구비하고, 상기 상위 및 하위 뱅크 유도선 세그먼트들의 제 1 단부들은 서로 반대로 위치되고, 상기 상위 및 하위 뱅크 유도선 세그먼트들의 상기 제 2 단부들은 서로 반대로 위치되고, 상기 상위 및 하위 뱅크 유도선 갭들은 서로 마주하여 위치되는 것을 특징으로 하는 뱅크 선택기 회로.
  5. 제 4 항에 있어서,
    상기 분할 표시기 회로는 각각 제 1 및 제 2 입력들과 하나의 출력을 구비한 다수의 NOR 게이트들을 추가적으로 구비하고, 상기 NOR 게이트들의 제 1 및 제 2 입력들은 각각 상기 상위 및 하위 뱅크 유도선에 연결되고, 상기 NOR 게이트들의 출력들은 개별적인 분할 경계 표시기 터미널들을 형성하는 것을 특징으로 하는 뱅크 선택기 회로.
  6. 제 1 항 내지 제 5 항 중의 어느 한 항에 있어서,
    상기 디코더는:
    (i)제 1 다수의 코드 비트들과 제 1 다수의 메모리 주소 비트들에 연결된 논리 비트 P 결정 회로와;
    (ii)제 2 다수의 코드 비트들과 제 1 다수의 메모리 주소 비트들을 수신하도록 연결된 논리 비트 Q 결정 회로와;
    (iii)제 3 단일의 코드 비트들과 제 2 다수의 메모리 주소 비트들을 수신하도록 연결된 논리 비트 O 결정 회로 및;
    (iv)상기 논리 비트 O, P, 및 Q 결정 비트들에 연결된 출력 논리 회로를 추가적으로 포함하는 것을 특징으로 하는 뱅크 선택기 회로.
  7. 유동적 뱅크 분할 아키텍쳐를 사용한 동시 동작 비-휘발성 메모리 디바이스를 위한 뱅크 선택기 회로에 있어서, 상기 뱅크 선택기 회로는:
    (a)뱅크 선택기 인코더와, 상기 뱅크 선택기 인코더는:
    (i)다수의 소정의 분할 경계들로부터 선택된 메모리 분할 경계에서 메모리의 상위 메모리 뱅크와 하위 메모리 뱅크로의 분할을 지정할 수 있는 다수의 분할 경계 표시기 터미널들로 이루어진 분할 표시기 회로와;
    (ii)다수의 행들과 열들로 정렬된 다수의 ROM 셀들로 이루어진 ROM 어레이와, 상기 ROM 셀들의 각 열은 상기 분할 경계 표시기 터미널들의 각 하나에 연결되고;
    (iii)다수의 행들로 정렬된 다수의 반전기들과, 상기 반전기들의 각 형은 상기 ROM 셀들의 행들의 각 하나와 연결되고;
    (iv) 상기 반전기들의 각 행들과 연결된 다수의 뱅크 선택기 코드 출력들로 이루어지고, 상기 뱅크 선택기 코드 출력들은 뱅크 선택기 코드의 다수의 코드 비트들을 출력하고;
    (b)메모리 주소의 다수의 메모리 주소 비트들을 수신하는 다수의 메모리 주소 입력들과;
    (c)제 1 다수의 상기 뱅크 선택기 코드 출력들로부터 제 1 다수의 상기 코드 비트들을 수신하도록 연결된 논리 비트 P 결정 회로와, 상기 논리 비트 P 결정 회로는:
    (i)다수의 행들로 정렬된 다수의 PMOS 트랜지스터들과, 상기 PMOS 트랜지스터들의 각 행은 DC 공통 전압을 수신할 수 있는 제 1 현재 경로 터미널과, 상기 제 1 현재 경로 터미널과 반대의 제 2 현재 경로 터미널을 구비하고, 상기 PMOS 트랜지스터들은 제 1 다수의 메모리 주소 입력들과 연결된 제 1 다수의 게이트들과, 상기 제 1 다수의 상기 뱅크 선택기 코드 출력들과 연결된 제 2 다수의 게이트들로 구성되고;
    (ii)다수의 행들로 정렬된 다수의 NMOS 트랜지스터들과, 상기 NMOS 트랜지스터들의 각 행은 접지될 수 있는 제 1 현재 경로 터미널과, 상기 제 1 현재 경로 터미널에 반대되는 제 2 현재 경로 터미널을 구비하고, 상기 NMOS 트랜지스터들은 상기 제 1 다수의 상기 메모리 주소 입력들과 연결된 제 1 다수의 게이트들과, 상기 제 1 다수의 상기 뱅크 선택기 코드 출력들에 연결된 제 2 다수의 게이트들로 구성되고;
    (iii)상기 PMOS 및 NMOS 트랜지스터들의 상기 행들의 상기 제 2 현재 경로 터미널들에 연결된 논리 비트 P 결정 회로로 구성되고;
    (d)제 2 다수의 상기 뱅크 선택기 코드 출력들로부터 제 2 다수의 상기 코드 비트들을 수신하도록 연결된 논리 비트 Q 결정 회로와, 상기 논리 비트 Q 결정 회로는:
    (i)다수의 행들로 정렬된 다수의 PMOS 트랜지스터들과, 상기 PMOS 트랜지스터들의 각 행은 DC 공통 전압을 수신할 수 있는 제 1 현재 경로 터미널과, 상기 제 1 현재 경로 터미널과 반대의 제 2 현재 경로 터미널을 구비하고, 상기PMOS 트랜지스터들은 상기 제 1 다수의 메모리 주소 입력들과 연결된 제 1 다수의 게이트들과, 상기 제 2 다수의 상기 뱅크 선택기 코드 출력들에 연결된 제 2 다수의 게이트들로 구성되고;
    (ii)다수의 행으로 정렬된 다수의 NMOS 트랜지스터들과, 상기 NMOS 트랜지스터들의 각 행은 접지될 수 있는 제 1 현재 경로 터미널과, 상기 제 1 현재 경로 터미널과 반대의 제 2 현재 경로 터미널을 구비하고, 상기 NMOS 트랜지스터들은 상기 제 1 다수의 상기 메모리 주소 입력들과 연결된 제 1 다수의 게이트들과, 상기 제 2 다수의 상기 뱅크 선택기 코드 출력들과 연결된 제 2 다수의 게이트들로 구성되고;
    (iii) 상기 PMOS 및 NMOS 트랜지스터들의 행들의 상기 제 2 현재 경로 터미널들에 연결된 논리 비트 Q 출력으로 구성되고;
    (e)제 3 단일의 상기 뱅크 선택기 코드 출력들로부터 제 3 단일의 상기 코드 비트들을 수신하도록 연결된 논리 비트 O 결정 회로와, 상기 논리 비트 O 결정 회로는:
    (i)제 2 다수의 메모리 주소 입력들과 연결된 제 1 다수의 게이트들과, 상기 제 3의 뱅크 선택기 출력에 연결된 제 2 게이트를 구비한 다수의 PMOS 트랜지스터들과;
    (ii)상기 제 2 다수의 메모리 주소 입력들과 연결된 제 1 다수의 게이트들과, 상기 제 3의 뱅크 선택기 코드 출력과 연결된 제 2 게이트로 이루어진 다수의 NMOS 트랜지스터들과, 상기 PMOS 트랜지스터들의 일부와 상기 NMOS 트랜지스터들의 일부는 논리 비트 O 출력을 형성하도록 함께 연결된 현재 경로 터미널들을 구비하고;
    (f)상기 논리 비트 O, P, 및 Q 결정 회로들의 각각 상기 논리 비트 O, P, 및 Q 출력들과 연결된 출력 논리 회로와, 상기 출력 논리 회로는 상기 메모리 주소가 상기 상위 메모리 뱅크 또는 상기 하위 메모리 뱅크에 속하는가를 나타낼 수 있는 뱅크 선택기 출력을 구비하는 것을 특징으로 하는 뱅크 선택기 회로.
  8. 제 7 항에 있어서,
    상기 분할 표시기 회로는 추가적으로:
    (i)상기 선택된 메모리 분할 경계를 지시하는 상위 뱅크 유도선 갭에 의해 분리된 제 1 및 제 2 상위 뱅크 유도선 세그먼트들을 구비하고, 상기 제 1 상위 뱅크 유도선 세그먼트는 DC 공통 전압을 수신할 수 있는 제 1 단부를 구비하고, 상기 제 2 상위 뱅크 유도선 세그먼트는 접지될 수 있게 하는 제 2 단부를 구비하고;
    (ii)상기 선택된 메모리 분할 경계를 지시하는 하위 뱅크 유도선 갭에 의해 분리된 제 1 및 제 2 하위 뱅크 유도선 세그먼트들을 구비하고, 상기 제 1 하위 뱅크 유도선 세그먼트는 상기 DC 공통 전압을 수신할 수 있는 제 1 단부를 구비하고, 상기 제 2 하위 뱅크 유도선 세그먼트는 접지될 수 있는 제 2 단부를 구비하고, 상기 상위 및 하위 뱅크 유도선 세그먼트들의 상기 제 1 단부들은 서로 반대로 위치되고, 상기 상위 및 하위 뱅크 유도선 세그먼트들의 상기 제 2 단부들은 서로 반대로 위치되고, 상기 상위 및 하위 뱅크 유도선 갭들은 서로 마주하게 위치되는 것을특징으로 하는 뱅크 선택기 회로.
  9. 뱅크 선택기 인코더에 있어서,
    (a)다수의 소정의 분할 경계들로부터 선택된 메모리 분할 경계에서 메모리의 상위 메모리 뱅크와 하위 메모리 뱅크로의 분할을 지정할 수 있는 다수의 분할 경계 표시기 터미널들을 구비하는 분할 표시기 회로와;
    (b)다수의 행들과 열들로 정렬된 다수의 ROM 셀들로 이루어진 ROM 어레이와, 상기 ROM 셀들의 각 열은 상기 분할 경계 표시기 터미널들의 각 하나에 연결되고;
    (c)다수의 행들로 정렬된 다수의 반전기들과, 상기 반전기들의 각 행들은 상기 ROM 셀들의 행들의 각 하나와 연결되고;
    (d)상기 반전기들의 각 행들과 연결되고, 뱅크 선택기 코드의 다수의 코드 비트들을 출력할 수 있는 다수의 뱅크 선택기 코드 출력들을 구비하는 것을 특징으로 하는 뱅크 선택기 인코더.
  10. 제 9 항에 있어서,
    상기 분할 표시기 회로는 추가적으로:
    (i)상기 선택된 메모리 분할 경계를 지정하는 상위 뱅크 유도선 갭에 의해 분리된 제 1 및 제 2 상위 뱅크 유도선 세그먼트들을 구비하는 상위 뱅크 유도선과, 상기 제 1 상위 뱅크 유도선 세그먼트는 DC 공통 전압을 수신할 수 있는 제 1 단부를 구비하고, 상기 제 2 상위 뱅크 유도선 세그먼트는 접지될 수 있는 제 2 단부를 구비하고;
    (ii)상기 선택된 메모리 분할 경계를 지정하는 하위 뱅크 유도선 갭에 의해 분리된 제 1 및 제 2 하위 뱅크 유도선 세그먼트들을 구비한 하위 뱅크 유도선을 구비하고, 상기 제 1 하위 뱅크 유도선 세그먼트는 상기 DC 공통 전압을 수신할 수 있는 제 1 단부를 구비하고, 상기 제 2 하위 뱅크 유도선 세그먼트는 접지될 수 있는 제 2 단부를 구비하고, 상기 상위 및 하위 뱅크 유도선 세그먼트들의 제 1 단부들은 서로 반대로 위치되고, 상기 상위 및 하위 뱅크 유도선 세그먼트들의 상기 제 2 단부들은 서로 반대로 위치되고, 상기 상위 및 하위 뱅크 유도선 갭들은 서로 마주하게 위치되는 것을 특징으로 하는 뱅크 선택기 인코더.
KR1020017003765A 1998-09-23 1999-08-16 유동적 뱅크 분할 아키텍쳐를 사용한 동시 동작 플래시메모리 디바이스를 위한 뱅크 선택기 회로 KR100544757B1 (ko)

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US09/159,489 1998-09-23
US09/159,489 US6275894B1 (en) 1998-09-23 1998-09-23 Bank selector circuit for a simultaneous operation flash memory device with a flexible bank partition architecture

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