KR20010097109A

KR20010097109A - 아이엠티-2000 이동통신 시스템용 상위제어 프로세서 장치

Info

Publication number: KR20010097109A
Application number: KR1020000020898A
Authority: KR
Inventors: 이동수
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 2000-04-20
Filing date: 2000-04-20
Publication date: 2001-11-08

Abstract

본 발명은 실시간 고속데이터 처리가 이루어지도록 한 IMT-2000 이동통신 시스템용 상위제어 프로세서 장치에 관한 것으로, 이러한 본 발명은 상위제어 프로세서의 전반적인 동작을 제어하는 메인제어부와, 상기 메인제어부에 제어되고 링크 정보를 저장하는 SAR콘트롤 메모리와, 상기 SAR콘트롤 메모리에서 전송되는 링크 정보를 분할함과 아울러 재구성하는 ATM SAR와, 상기 ATM SAR에 유토피아 버스로 연결되어 있고 155/25Mbps ATM 정합을 위한 프레이머/ 디스크램블/알람 디텍터/라인 모니터/에러 인디캐터로써 동작하며 각각의 ATM 링크 상태를 모니터하여 링크에서 장애가 발생한 경우에는 인터럽트를 발생시켜 이중화 절체를 하는 ATM UNI 인터페이스와, 상기 ATM SAR에서 전송되는 버스 점유 여부 신호에 따라 우선순위를 결정하는 PCI중재기 인터럽트 콘트롤러와, 상기 메인제어부와 주변장치 사이의 데이터를 규칙적으로 전달하는 PCI브리지와, 상기 메인제어부와 연결되어 프로그램과 데이터를 저장하는 메모리부와, 상기 메인제어부의 데이터를 이중화하는 이중화제어부와, 상기 이중화제어부의 제어에 따라 이중화된 데이터를 일시 저장하는 이중화버퍼로 구성된다.

Description

아이엠티-2000 이동통신 시스템용 상위제어 프로세서 장치{Higher control processor in IMT-2000}

본 발명은 IMT-2000 이동통신 시스템에 관한 것으로서, 보다 상세하게는 기지국/제어국/교환기 내 상위제어 프로세서 장치 및 ATM(Asynchronous Transfer Mode)정합을 통하여 실시간 고속데이터 처리가 이루어지도록 한 IMT-2000 이동통신 시스템용 상위제어 프로세서 장치에 관한 것이다.

일반적으로 이동통신 시스템은 이동단말기를 통해 이동하면서도 통신이 가능하도록 한 시스템이다.

도 1은 일반적인 이동통신 시스템의 블록구성도이다.

도 1에 도시된 바와 같이, 이동하거나 특정되어 있지 않은 지점에 정지하는 중에 운용되는 이동국(MS: Mobile Station)(1)과, 상기 이동국(1)의 호처리 요구를 수신하고, 제어국(3)의 호전송 요구를 상기 이동국(1)에 송신하는 기지국(BTS:Base Transceiver Station)(2)와, 상기 기지국(2)과 교환국(4) 간의 신호처리를 수행하기 위하여 상기 기지국(2)을 제어하는 제어국(BSC: Base Station Controller)(3)과, 상기 제어국(3)과 연결되어 상기 이동국(1)의 호처리 요구를 공중망 또는 전용망을 통해 공중전화교환망(PSTN: Public Switching Telephone Network)이나 AMPS(Advanced Mobile Phone Service)와 다른 통신망에 전송하여 이동통신 서비스가 이루어질 수 있도록 하는 교환기(MSC: Mobile Switching Center)(4)로 구성된다.

이와 같이 구성된 일반적인 이동통신 시스템은, 가입자가 자신의 이동국(1)을 가지고 교환기(4)의 서비스 반경 이내에 있으면서 이동통신 서비스를 사용하고자 하면, 교환기(4)는 제어국(3)의 제어에 따라 이동국(1)의 위치를 파악하고, 이동국(1)의 요구에 따라 음성/팩스정보 서비스를 수행하거나 다른 통신망과 연결시켜 이동통신 서비스를 수행할 수 있도록 동작한다.

이러한 일반적인 이동통신 시스템의 교환기(4)는, 도 2에 도시된 바와 같이, 제어국(3) 및 다른 통신망과 연결되어 가입자 및 중계선 정합 기능을 수행하는 ASS(Access Switching Subsystem)(5)와, 상기 ASS(5)와 CCS(7) 및 ASS(5) 상호간의 인터워킹(Interworking) 기능을 제공하는 INS(Interconnection Network Subsystem)(6)와, 시스템 제어와 운용 및 유지 보수 기능을 수행하는 CCS(Central Control Subsystem)(7)로 구성된다.

상기에서 ASS(5)와 INS(6)는, 도3에 도시된 바와 같이, 상기 ASS(5)와 INS(6)와 CCS(7)의 상위 제어기능을 수행하고, 데이터링크를 통한내부처리통신(IPC, Inter Processor Communication)의 수행을 제어하며, 시스템의 전반에 걸친 제어와 유지보수를 수행하는 상위제어 프로세서(MP, Main Processor)(8)와, 상기 상위제어 프로세서(8)의 제어에 따라 내부처리통신과 이중화 기능을 수행하는 하위제어 프로세서(PP, Peripheral Processor)(9)로 구성된다.

그러나, 상기한 종래의 이동통신 시스템의 상위제어 프로세서는 실시간 데이터 처리를 위하여 32비트 데이터/어드레스를 가지는 프로세서 및 메모리를 이용하여 HDLC(High Level Data Link Control Procedure)방식으로 블록간 시리얼 데이터 통신을 함으로써 처리속도와 처리용량에 많은 제약이 있어 사용자가 폭주할 때 호 처리 양과 처리 속도에서 이를 감당하기 어려워 원할한 서비스를 제공하지 못하는 문제점이 있었다.

따라서, 본 발명은 상기한 종래 기술에 따른 문제점을 해결하기 위하여 안출한 것으로 본 발명의 목적은, 실시간 고속 데이터 처리가 이루어 질 수 있도록 한 IMT-2000 이동통신 시스템용 상위제어 프로세서 장치를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 IMT-2000 이동통신 시스템용 상위제어 프로세서 장치의 특징은, 상위제어 프로세서의 전반적인 동작을 제어하는 메인제어부와, 상기 메인제어부에 제어되고 링크 정보를 저장하는 SAR콘트롤 메모리와, 상기 SAR콘트롤 메모리에서 전송되는 링크 정보를 분할함과 아울러 재구성하는 ATM SAR와, 상기 ATM SAR에 유토피아 버스(UP0PIA BUS)로 연결되어 있고 155/25Mbps ATM 정합을 위한 프레이머(Framer)/ 디스크램블(Descrambler)/알람 디텍터(Alarm Detector)/라인 모니터(Line Monitor)/에러 인디캐터(Error Indicator)로써 동작하며 각각의 ATM 링크 상태를 모니터하여 링크에서 장애가 발생한 경우에는 인터럽트를 발생시켜 이중화 절체를 하는 ATM UNI 인터페이스와, 상기 ATM SAR에서 전송되는 버스 점유 여부 신호에 따라 우선순위를 결정하는 PCI중재기 인터럽트 콘트롤러와, 상기 메인제어부와 주변장치 사이의 데이터를 규칙적으로 전달하는 PCI브리지와, 상기 메인제어부와 연결되어 프로그램과 데이터를 저장하는 메모리부와, 상기 메인제어부의 데이터를 이중화하는 이중화제어부와, 상기 이중화제어부의 제어에 따라 이중화된 데이터를 일시 저장하는 이중화버퍼로 구성된다.

도 1은 일반적인 이동통신 시스템의 블록구성도,

도 2는 도 1의 교환기의 블록구성도,

도 3은 도 2에서 상위제어 프로세서와 하위제어 프로세서의 블록구성도,

도 4는 본 발명에 따른 IMT-2000 이동통신 시스템용 상위제어 프로세서 장치의 블록구성도,

도 5는 본 발명에 따른 IMT-2000 이동통신 시스템용 상위제어 프로세서 장치의 이중화제어표,

도 6은 본 발명에 따른 IMT-2000 이동통신 시스템용 상위제어 프로세서 장치의 TXALM제어표,

도 7은 본 발명에 따른 IMT-2000 이동통신 시스템용 상위제어 프로세서 장치의 메모리 맵이다.

<도면의 주요 부분에 대한 부호의 설명>

20 : 메인제어부,

24 : SAR(Segmentation And Reassembly)콘트롤 메모리,

26 : ATM SAR(Asynchronous Transfer Mode Segmentation And Reassembly),

28 : ATM UNI 인터페이스, 30 : PCI중재기 인터럽트 콘트롤러,

32 : PCI(Peripheral Component Interconnect bus)브리지,

34 : 메모리부, 36 : 이중화제어부,

38 : 이중화버퍼.

이하, 본 발명에 따른 IMT-2000 이동통신 시스템용 상위제어 프로세서 장치의 바람직한 실시예를 첨부한 도면을 참조하여 설명하면 다음과 같다.

도 4는 본 발명에 따른 IMT-2000 이동통신 시스템용 상위제어 프로세서 장치의 블록구성도이다.

도 4에 도시된 바와 같이, MPC860으로 이루어져 상위제어 프로세서의 전반적인 동작을 제어하는 메인제어부(20)와, 상기 메인제어부(20)에 제어되고 링크 정보를 저장하는 SAR(Segmentation And Reassembly)콘트롤 메모리(24)와, 상기 SAR(Segmentation And Reassembly)콘트롤 메모리에서 전송되는 링크 정보를 분할함과 아울러 재구성하는 ATM SAR(Asynchronous Transfer Mode Segmentation And Reassembly)(26)와, 상기 ATM SAR(26)에 유토피아 버스(UP0PIA BUS)로 연결되어 있고 155/25Mbps ATM 정합을 위한 프레이머(Framer)/ 디스크램블(Descrambler)/알람 디텍터(Alarm Detector)/라인 모니터(Line Monitor)/에러 인디캐터(Error Indicator)로써 동작하며 각각의 ATM 링크 상태를 모니터하여 링크에서 장애가 발생한 경우에는 인터럽트를 발생시켜 이중화 절체를 하는 ATM UNI 인터페이스(28)와, 상기 ATM SAR(26)에서 전송되는 버스 점유 여부 신호에 따라 우선순위를 결정하는 PCI중재기 인터럽트 콘트롤러(30)와, 상기 메인제어부(20)와 주변장치 사이의 데이터를 규칙적으로 전달하는 PCI(Peripheral Component Interconnect bus)브리지(32)와, 상기 메인제어부(20)와 연결되어 프로그램과 데이터를 저장하는 메모리부(34)와, 상기 메인제어부(20)의 데이터를 이중화하는 이중화제어부(36)와, 상기 이중화제어부(36)의 제어에 따라 이중화된 데이터를 일시 저장하는 이중화버퍼(38)로 구성된다.

상기 메인제어부(20)인 MPC860은 RS정합기능, 이서넷(Ethernet) 프로토콜 처리 및 HDLC 정합기능을 갖는다.

또한, Boot메모리는 2MByte Flash ROM, 메인메모리는 32MByte SDRAM, 이중화 데이타 메모리는 4MByte SRAM이다.

그리고, 상기 상위제어 프로세서는 IMT-2000 서비스를 위한 호처리블록, 상태관리블록, 자원관리블록 및 신호처리 블록의 소프트웨어를 탑재 한다.

이와 같이 구성된 본 발명에 따른 IMT-2000 이동통신 시스템용 상위제어 프로세서 장치의 동작을 설명하면 다음과 같다.

먼저, MPC860의 메인제어부(20)는 2MByte의 Boot메모리, 32MByte의 SDRAM,이중화 데이타 메모리인 4MByte SRAM 및 PCI브리지와 기타의 장치를 제어한다.

이때, 이중화 채널(Concurrent Write)을 이용하여 액티브(Active)/준비(Standby) 간의 이중화 라이트가 이루어진다.

따라서, 상위제어 프로세서는 Active/Standby로 동작하며, 상기 Active의 결정은 도 5에 도시된 바와 같다.

한편, SAR콘트롤 메모리(24)의 링크정보는 ATM SAR(26)로 전송되어 그 링크 정보가 분할되고 재구성된다.

상기 ATM SAR(26)에서 분할된 링크 정보는 PCI중재기 인터럽트 콘트롤러(30)의 제어에 따라 우선순위가 결정되고, 결정된 순위에 따라 PCI브리지(32)를 통해 메인제어부(20)의 메모리부(34)에 저장된다.

그리고, 상기 메모리부(34)에 저장된 데이터들은 메인제어부(20) 및 이중화제어부(36)의 제어신호에 제어되어 이중화버퍼(38)에 일시 저장된다.

또한, ATM 스위치 정합을 위한 ATM UNI 인터페이스(28)는 155/25Mbps를 선택하여 각각의 ATM 링크 상태를 모니터하여 링크에서 장애가 발생하면 인터럽터를 발생시킨다.

도 6은 상위제어 프로세서에서 ATM 링크 상태를 모니터하여 장애가 발생한 경우에 TXALM을 결정한 표를 나타낸 것이다.

상기 상위제어 프로세서의 동작을 도 7을 참조하여 설명하면, 상위제어 프로세서는 다른 블록과 통신을 하는 경우에 155/25Mbps ATM정합을 이용하여 통신을 한다.

또한, 상기 메인제어부(20)는 PCI브리지(32)에 통신하고자 하는 데이터를 라이트(Write)한다.

상기 PCI브리지(32)는 MPC860에서 라이트한 데이터를 PCI버스에 전송하며, ATM SAR(26)는 PCI버스를 통하여 입력된 데이터를 ATM셀 포맷으로 변환하여 다른 블록으로 전송한다.

한편, 다른 블록에서 입력된 데이터는 ATM 셀 포맷으로 입력되며, ATM SAR(26)은 셀 포맷으로 입력된 데이터를 PCI버스를 통하여 PCI브리지(32)에 데이터를 전송한다.

상기 PCI브리지(32) 입력된 데이터를 수신하여 메모리부(34)인 SDRAM에 저장한 후에 결과를 메인메모리에 인터럽트를 통하여 보고한다.

특히, 상기 메모리부(34)와 PCI브리지(32)는 SDRAM을 모두 액세서가능하며, 상호간에 발생할 수 있는 버스 점유 충돌을 방지하기 위하여 메모리(34) 내부의 버스점유제어기(미도시)를 이용한다.

이때, 버스점유제어기는 /BR(Bus Request), /BG(Bus Grant), /BB(Bus Busy)로 구성된 제어신호를 통하여 동작하며, PCI브리지(32)는 SDRAM을 액세서를 할 필요가 있는 경우에 /BR(Bus Request)을 "L"로 구동하여 버스점유를 요청한다.

그리고, 메인메모리의 버스점유기는 /BG를 "L"로 구동하여 버스점유를 허락하고, 버스점유권을 PCI브리지(32)에 넘겨준다.

상기 버스점유권을 획득한 PCI브리지(32)는 /BB를 "L"로 구동한 후에 SDRAM을 액세서하며, SDRAM 액세서가 모두 이루어진 후에 /BB를 "H"로 구동하여 버스점유권을 메인메모리에게 반환한다.

상기 PCI브리지와 ATM SAR은 33MHz 32Bit인 PCI 버스를 통하여 통신하며, 상호간에 발행할 수 있는 버스점유 충돌을 방지하기 위하여 외부의 EPLD를 이용하여 버스점유제어기를 구성한다.

여기서 상기 버스점유제어기는 PCI브리지와 ATM SAR 각각에서 입력되는 /REQ(Request) 신호를 이용하여 버스점유 동작을 제어하며, 버스점유권을 허락하는 경우에 /GNT(Grant) 신호를 "L"로 구동한다.

상기 PCI브리지(32)와 ATM SAR(26)는 PCI버스를 액세스할 필요가 있는 경우에 /REQ(Request) "L"로 구동하여 버스점유를 요청한다.

또한, 상기 ATM SAR는 유토피아 1 버스 방식을 이용하여 ATM UNI 정합부와 통신한다.

상기 유토피아 1 버스는 송신과 수신 경로가 분리되어 있으며, 각각은 20MHz의 클락과 8bit의 데이터버스 및 제어신호로 구성된다

이상에서 상기한 바와 같이 본 발명은 고속의 데이터 처리가 요구되는 IMT-2000 이동통신 시스템내 호 처리 및 자원 관리를 위한 상위제어 프로세서 하드웨어 장치의 설계 기술을 확보하고, 구현 및 제어기술을 확보할 수 있는 효과가 있다.

특히, 본 발명은 기지국/제어국/교환기 내 상위제어 프로세서 장치 및 ATM정합을 통하여 실시간 고속 데이터 처리할 수 있는 효과가 있다.

Claims

상위제어 프로세서의 전반적인 동작을 제어하는 메인제어부와;

상기 메인제어부에 제어되고 링크 정보를 저장하는 SAR콘트롤 메모리와;

상기 SAR콘트롤 메모리에서 전송되는 링크 정보를 분할함과 아울러 재구성하는 ATM SAR와;

상기 ATM SAR에 유토피아 버스(UP0PIA BUS)로 연결되어 있고 155/25Mbps ATM 정합을 위한 프레이머(Framer)/ 디스크램블(Descrambler)/알람 디텍터(Alarm Detector)/라인 모니터(Line Monitor)/에러 인디캐터(Error Indicator)로써 동작하며 각각의 ATM 링크 상태를 모니터하여 링크에서 장애가 발생한 경우에는 인터럽트를 발생시켜 이중화 절체를 하는 ATM UNI 인터페이스와;

상기 ATM SAR에서 전송되는 버스 점유 여부 신호에 따라 우선순위를 결정하는 PCI중재기 인터럽트 콘트롤러와;

상기 메인제어부와 주변장치 사이의 데이터를 규칙적으로 전달하는 PCI브리지와;

상기 메인제어부와 연결되어 프로그램과 데이터를 저장하는 메모리부와;

상기 메인제어부의 데이터를 이중화하는 이중화제어부와;

상기 이중화제어부의 제어에 따라 이중화된 데이터를 일시 저장하는 이중화버퍼로 구성된 것을 특징으로 하는 IMT-2000 이동통신 시스템용 상위제어 프로세서 장치.