KR20010096753A - 노이즈 제거 회로 - Google Patents
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Abstract
본 발명은 입력신호의 노이즈 성분을 제거하기 위한 노이즈 제거 회로에 있어서, 상기 입력신호를 지연시키는 딜레이부; 상기 딜레이부를 거쳐 지연된 입력신호에 따라 상기 입력신호의 출력을 달리하는 제 1 , 제 2 래치; 상기 지연된 입력신호와 상기 제 1 래치의 출력신호를 논리연산하는 제 1 연산기; 그리고 상기 제 1 연산기의 출력신호와 상기 제 2 래치의 출력신호를 논리연산하는 제 2 연산기로 구성됨을 특징으로 한다.
Description
본 발명은 신호의 노이즈 제거에 관한 것으로, 특히 입력 신호의 노이즈 성분 제거를 위한 노이즈 제거 회로에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 기술에 따른 노이즈 제거 회로를 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 노이즈 제거 회로를 나타낸 회로도이고, 도 2는상기 노이즈 제거 회로의 동작 타이밍(Timing)도이다.
종래의 기술에 따른 노이즈 제거 회로는 도 1에 도시한 바와 같이, 입력 펄스 신호(Sin)를 지연시키는 딜레이부(11), 상기 딜레이부(11)를 통해 지연된 입력 펄스 신호(DEL_out)를 클럭(CK) 입력으로 받고 상기 클럭(CK) 신호(DEL_out)에 따라 상기 입력 펄스 신호(Sin)를 받아들이는 D-플립플롭(12), 상기 D-플립플롭(12)의 출력신호(DFF_out)와 상기 입력 펄스 신호(Sin)를 논리 연산하여 출력 펄스 신호(Sout)를 내는 AND 게이트(13)로 구성된다.
상기와 같은 구성을 갖는 종래의 노이즈 제거 회로의 동작에 대하여 도 2를 참조하여 설명하면 다음과 같다.
도 2에 도시한 바와 같이, TP1/TW1의 듀티비를 가지고 노이즈(리딩 노이즈(Leading noise)와 트레일링 노이즈(Trailing noise))가 섞여 있는 입력 펄스 신호(Sin)가 딜레이부(11)를 통과하여 Td의 시간만큼 지연되어 D-플립플롭(12)의 클럭(CK) 신호로 들어가고, 상기 입력 펄스 신호(Sin)는 D-플립플롭(12)의 입력(D) 신호로 들어간다.
여기서 상기 D-플립플롭(12)은 상기 D-플립플롭(12)의 클럭(CK) 신호인 상기 Td의 시간만큼 지연된 입력 펄스 신호(DEL_out)가 포지티브(Positive) 에찌(edge)일 때마다 상기 D-플립플롭(12)의 입력(D)으로 들어온 상기 입력 펄스 신호(Sin)를 받아들여 다음 클럭(CK) 신호의 포지티브 에찌점(edge point)까지 상기 입력 펄스 신호(Sin)를 유지시키는 역할을 한다.
그래서 상기 D-플립플롭(12)의 클럭(CK) 신호에 따라 출력된 입력 펄스 신호인 상기 D-플립플롭(12)의 출력 신호(DFF_out)와 원래의 입력 펄스 신호(Sin)가 AND 게이트(13)로 들어가 논리 연산을 수행하면 일부 노이즈(리딩 노이즈)가 제거된 출력 펄스 신호(Sout)가 나온다.
이 때 상기 AND 게이트(13)의 출력 펄스 신호(Sout)는 입력 펄스 신호(Sin)보다 Td의 시간만큼 지연되고, 상기의 입력 펄스 신호(Sin)의 듀티비(TP1/TW1)와 다른 TP2/TW1의 듀티비를 가진 출력 펄스 신호(Sout)가 출력된다.
그러나 상기와 같은 종래의 기술에 따른 노이즈 제거 회로에 있어서 다음과 같은 문제점이 있다.
상기의 노이즈 제거 회로를 통과한 펄스 신호는 출력 펄스 신호와 입력 펄스 신호의 듀티비(Duty ratio)가 달라지고, 입력 펄스 신호의 앞쪽에 존재하는 리딩 노이즈는 제거되지만 입력 펄스 신호 뒤쪽에 존재하는 트레일링 노이즈는 제거되지 않고 출력 신호에 그대로 남아 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 입력 신호와 출력 신호의 듀티비의 변화 없이 입력 신호의 노이즈 성분을 제거하는데 그 목적이 있다.
도 1은 종래의 기술에 따른 노이즈 제거 회로를 나타낸 회로도
도 2는 종래의 기술에 따른 노이즈 제거 회로의 동작 타이밍도
도 3은 본 발명에 의한 노이즈 제거 회로를 나타낸 회로도
도 4는 본 발명에 의한 노이즈 제거 회로의 동작 타이밍도
도면의 주요 부분에 대한 부호 설명
31 : 딜레이부 32 : 제 1 래치
33 : 제 2 래치 34 : 제 1 NOR 게이트
35 : 제 2 NOR 게이트
상기와 같은 목적을 달성하기 위한 본 발명에 의한 노이즈 제거 회로는 입력신호를 지연시키는 딜레이부와, 상기 딜레이부를 거쳐 지연된 입력신호에 따라 상기 입력신호의 출력을 달리하는 제 1 , 제 2 래치와, 상기 지연된 입력신호와 상기 제 1 래치의 출력신호를 논리연산하는 제 1 연산기와, 그리고 상기 제 1 연산기의 출력신호와 상기 제 2 래치의 출력신호를 논리연산하는 제 2 연산기로 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 노이즈 제거 회로에 관하여 상세히 설명하면 다음과 같다.
도 3은 본 발명에 의한 노이즈 제거 회로를 나타낸 회로도이고, 도 4는 상기 노이즈 제거 회로의 동작 타이밍(Timing)도이다.
본 발명에 의한 노이즈 제거 회로는 도 3에 도시한 바와 같이, 입력 펄스 신호(Sin)를 Td의 시간만큼 지연(delay)시키는 딜레이부(31), 상기 딜레이부(31)를 통해 Td의 시간만큼 지연된 입력 펄스 신호(DEL_out)에 따라서 상기 입력 펄스 신호(Sin)를 받아들이거나 이전값을 유지시키는 제 1, 제 2 래치(32,33), 상기 제 1 래치(32)의 출력 신호(LAT1_out)와 상기 Td의 시간만큼 지연된 입력 펄스 신호(DEL_out)를 받아 논리 합한 후 반전하는 제 1 NOR 게이트(34), 상기 제 1 NOR 게이트(34)의 출력신호(NOR1_out)와 상기 제 2 래치(33)의 출력 신호(LAT2_out)를 입력받아 논리 합한 후 반전하는 제 2 NOR 게이트(35)로 구성된다.
상기와 같은 구성을 갖는 본 발명의 노이즈 제거 회로의 동작에 대하여 도 4를 참조하여 설명하면 다음과 같다.
도 4에 도시한 바와 같이, TW4/TP2의 듀티비를 갖는 노이즈(리딩 노이즈 및 트레일링 노이즈)가 섞여 있는 입력 펄스 신호(Sin)가 딜레이부(31)를 거쳐 Td의 시간만큼 지연되어 제 1, 제 2 래치(32,33)의 인에이블(enable) 신호로 들어가고 상기 입력 펄스 신호(Sin)는 제 1, 제 2 래치(32,33)의 입력(D)으로 들어간다.
이 때, 상기 제 1 래치(32)는 상기 딜레이부(31)를 거쳐 지연된 입력 펄스 신호(DEL_out)가 '하이(high)' 상태일 동안 상기 입력 펄스 신호(Sin)를 받아들여 그대로 출력(Q)하고, 지연된 입력 펄스 신호(DEL_out)가 '로우(low)' 상태일 동안 이전값을 그대로 유지한다.
그리고 상기 제 2 래치(33)는 상기 딜레이부(31)를 거쳐 지연된 입력 펄스 신호(DEL_out)가 '로우' 상태일 동안 상기 입력 펄스 신호(Sin)를 받아들이고, 지연된 입력 펄스 신호(DEL_out)가 '하이' 상태일 동안 이전값을 받아들여 출력(Q)은 반대의 상태로 출력한다.
이어, 상기 지연된 입력 펄스 신호(DEL_out)와 상기 제 1 래치(32)의 출력 신호(LAT1_out)가 제 1 NOR 게이트(34)에 입력되어 논리 합한 후 반전을 수행하고, 상기 제 1 NOR 게이트(35)의 출력 신호(NOR1_out)와 제 2 래치(33)의 출력 신호(LAT2_out)가 제 2 NOR 게이트(35)에 입력되어 논리 합한 후 반전을 수행하면입력 펄스 신호(Sin)에 섞여 있던 모든 노이즈가 제거된 펄스 신호(Sout)가 출력된다.
여기서 상기 제 2 NOR 게이트(35)에서 출력된 신호는 노이즈가 제거된 펄스 신호(Sout)로서 입력 펄스 신호(Sin)보다 Td의 시간만큼 지연되고, 상기 입력 펄스 신호(Sin)와 듀티비(TW3/TP2)는 같은 신호이다.
이상에서 설명한 바와 같이 본 발명에 의한 노이즈 제거 회로에 있어서 상기 노이즈 제거 회로를 통과한 펄스 신호는 입력 펄스 신호와 출력 펄스 신호의 듀티비가 변하지 않으며, 입력 펄스 신호에 존재했던 리딩 노이즈, 트레일링 노이즈가 모두 제거되는 효과가 있다.
Claims (3)
- 입력신호의 노이즈를 제거하기 위한 노이즈 제거 회로에 있어서,상기 입력신호를 지연시키는 딜레이부;상기 딜레이부를 거쳐 지연된 입력신호에 따라 상기 입력신호의 출력을 달리하는 제 1 , 제 2 래치;상기 지연된 입력신호와 상기 제 1 래치의 출력신호를 논리연산하는 제 1 연산기; 그리고상기 제 1 연산기의 출력신호와 상기 제 2 래치의 출력신호를 논리연산하는 제 2 연산기로 구성됨을 특징으로 하는 노이즈 제거 회로.
- 제 1 항에 있어서,상기 제 1 래치는 상기 지연된 입력신호가 '하이' 상태일 동안은 원래의 입력 신호를 그대로 출력하고 '로우' 상태일 동안은 이전값을 유지하여 출력시키도록 구성되고, 상기 제 2 래치는 상기 지연된 입력신호가 '로우' 상태일 동안은 원래의 입력신호를 받아들이고 '하이' 상태일 동안은 이전값을 받아들여 입력과 반대의 상태로 출력하도록 구성됨을 특징으로 하는 노이즈 제거 회로.
- 제 1 항에 있어서,상기 제 1 연산기는 상기 지연된 입력신호와 상기 제 1 래치의 출력신호를논리 합한 후 반전하는 제 1 NOR 게이트로 구성되고, 상기 제 2 연산기는 상기 제 1 연산기의 출력신호와 상기 제 2 래치의 출력신호를 논리 합한 후 반전하는 제 2 NOR 게이트로 구성됨을 특징으로 하는 노이즈 제거 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020000019635A KR100359772B1 (ko) | 2000-04-14 | 2000-04-14 | 노이즈 제거 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020000019635A KR100359772B1 (ko) | 2000-04-14 | 2000-04-14 | 노이즈 제거 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010096753A true KR20010096753A (ko) | 2001-11-08 |
| KR100359772B1 KR100359772B1 (ko) | 2002-11-07 |
Family
ID=19664289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000019635A KR100359772B1 (ko) | 2000-04-14 | 2000-04-14 | 노이즈 제거 회로 |
Country Status (1)
| Country | Link |
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| KR (1) | KR100359772B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101715319B1 (ko) * | 2015-11-18 | 2017-03-13 | 울산과학기술원 | 카운터의 오버플로우 신호를 이용한 차량 통신 송수신기용 딜레이 타이머 회로 |
| CN116318090A (zh) * | 2023-05-15 | 2023-06-23 | 广东巨风半导体有限公司 | 一种逻辑保护电路及其控制方法、功率模块 |
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- 2000-04-14 KR KR1020000019635A patent/KR100359772B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101715319B1 (ko) * | 2015-11-18 | 2017-03-13 | 울산과학기술원 | 카운터의 오버플로우 신호를 이용한 차량 통신 송수신기용 딜레이 타이머 회로 |
| CN116318090A (zh) * | 2023-05-15 | 2023-06-23 | 广东巨风半导体有限公司 | 一种逻辑保护电路及其控制方法、功率模块 |
| CN116318090B (zh) * | 2023-05-15 | 2023-08-11 | 广东巨风半导体有限公司 | 一种逻辑保护电路及其控制方法、功率模块 |
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|---|---|
| KR100359772B1 (ko) | 2002-11-07 |
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