KR20010091901A - 반도체장치의 제조방법 - Google Patents
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Abstract
제1레지스트막상에 제2레지스트막이 형성되고, 이 제2레지스트막이 패터닝된다. 그 후, 전면에 SOG(Spin On Glass)막이 형성되고, 제2레지스트막이 덮여진다. 다음으로, 드라이 에칭(dry etching: 건식에칭)에 의해 SOG막, 제2레지스트막, 제1레지스트막이 제거되고, SOG막과 제1레지스트막이 패터닝된다. 다음으로, 패터닝된 제1레지스트막을 마스크로 하여 홈이 형성된다.
Description
본 발명은 마스크재를 이용하여 절연막 등을 패터닝하는 방법에 특징을 갖는 반도체장치의 제조방법에 관한 것이다.
종래, 미세 패턴의 형성에 있어서, 패터닝된 레지스트를 마스크로 하여 절연막 또는 금속막이 가공되어 있었다. 이하, 도 11 내지 도 14를 참조하여 절연막의 미세가공의 방법에 대해 설명한다.
먼저, 도 11에 나타낸 바와 같이 절연막(21)상에 제1레지스트막(22)이 형성되고, 이 제1레지스트막(22)상에 SOG(Spin On Glass)막(23)이 형성된다. 이 SOG막(23)상에 제2레지스트막(24)이 도포되고, 이 제2레지스트막(24)이 패터닝된다.
다음으로, 도 12에 나타낸 바와 같이 제1레지스트막(22)의 표면이 노출될 때까지 SOG막(23)이 제거되고, SOG막(23)이 패터닝된다. 또, 제2레지스트막(24)의 일부가 제거된다.
다음으로, 패터닝된 SOG막(23)을 마스크로 하여 도 13에 나타낸 바와 같이 절연막(21)의 표면이 노출될 때까지 제1레지스트막(22)이 제거되고, 제1레지스트막 (22)이 패터닝된다. 이 때, 제2레지스트막(24)도 제거된다. 그 후, 패터닝된 SOG막(23)이 제거된다.
다음으로, 도 14에 나타낸 바와 같이 패터닝된 제1레지스트막(22)을 마스크로 하여 드라이 에칭(dry etching: 건식에칭)에 의해 절연막(21)이 제거되고, 절연막(21)내에 홈(25)이 형성된다.
상기 종래방법에 있어서, 미세한 가공이 요구되는 홈(25)은 패터닝된 제1레지스트막(22)을 마스크로 하여 형성되어 있다.
미세 가공의 요구에 따라 해상도를 높이기 위해서는, 마스크로 되는 제1레지스트막(22)의 막두께를 얇게 할 필요가 있다. 한편, 제1레지스트막(22)을 마스크로 하여 드라이 에칭에 의해 미세한 홈(25)을 형성하기 위해서는, 마스크로 되는 제1레지스트막(22)은 충분한 에칭 선택비를 확보할 수 있는 막두께가 필요하다.
따라서, 충분한 리소그래피 마진을 확보하면서 드라이 에칭시에 마스크재의 막두께를 확보함으로써 절연막 등을 안정하게 미세 가공하는 방법이 필요하다.
본 발명은 상기 과제를 해결하기 위해 이루어진 것으로, 그 목적으로 하는 바는 충분한 리소그래피 마진을 확보하면서 드라이 에칭시의 마스크재로서의 막두께를 확보함으로써, 미세가공이 가능한 반도체장치의 제조방법을 제공하는데 있다.
도 1은 본 발명에 따른 반도체장치의 제조공정을 나타낸 단면도이고,
도 2는 도 1에 이어지는 본 발명에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 3은 도 2에 이어지는 본 발명에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 4는 도 3에 이어지는 본 발명에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 5는 도 4에 이어지는 본 발명에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 6은 도 5에 이어지는 본 발명에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 7은 도 6에 이어지는 본 발명에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 8은 도 1에 이어지는 반사방지막이 형성된 경우의 반도체장치의 제조공정을 나타낸 단면도,
도 9는 도 4에 이어지는 RIE공정이 2단계인 경우의 반도체장치의 제조공정을나타낸 단면도,
도 10은 홈의 각부(角部)가 라운드 형상인 경우의 반도체장치를 나타낸 단면도,
도 11은 종래기술에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 12는 도 11에 이어지는 종래기술에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 13은 도 12에 이어지는 종래기술에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 14는 도 13에 이어지는 종래기술에 따른 반도체장치의 제조공정을 나타낸 단면도이다.
본 발명은 상기 목적을 구성하기 위해 이하에 나타내는 수단을 이용하고 있다.
본 발명의 반도체장치의 제조방법은, 절연막상에 제1유기층을 형성하는 공정과, 상기 제1유기층상에 제2유기층을 형성하는 공정, 상기 제2유기층을 패터닝하는 공정, 전면에 실리콘 산화막 또는 금속을 함유한 무기막을 형성함으로써 상기 제2유기층을 덮는 공정, 드라이 에칭에 의해 상기 실리콘 산화막 또는 금속을 함유한 무기막, 상기 제2유기층, 상기 제1유기층을 제거함으로써, 상기 제1유기층과 상기 실리콘 산화막 또는 금속을 함유한 무기막을 패터닝하는 공정, 상기 패터닝된 제1유기층을 마스크로 하여 상기 실리콘 산화막 또는 금속을 함유한 무기막과 상기 절연막을 제거함으로써, 상기 패터닝된 제1유기층의 표면을 노출시킴과 더불어 상기 절연막내에 홈을 형성하는 공정 및, 상기 제1유기층을 제거하는 공정을 포함하고 있다.
또, 본 발명의 다른 반도체장치의 제조방법은, 상기 제1유기층을 형성한 후, 상기 제1유기막상에 반사방지막을 형성하는 공정을 더 포함해도 좋다. 여기에서, 상기 반사방지막은 플레어, 실크, 폴리이미드, 플로로카본, 트리아세틸렌의 어느 하나로 이루어진 유기계 반사방지막이다.
상기 제1유기층은 레지스트막, 도포형 탄소막, 스퍼터 탄소막, 저유전율막의 어느 하나의 막으로 이루어진다.
상기 실리콘 산화막은 SOG막, 도포형 유기 실리콘 산화막, 도포형 유기 실리콘막, 도포형 무기 실리콘막의 어느 하나의 막인 것이 바람직하다.
상기 금속을 함유한 무기층은 WO3, Al2O3, TiO2, TiN중 적어도 1개의 금속을 함유한 도포형 무기층인 것이 바람직하다.
상기 제2유기층은 네거티브형 레지스트막이다. 또, 상기 제2유기층의 패터닝은 전자빔 묘화에 의해 행해진다. 또, 상기 제2유기층의 막두께는 상기 제1유기층의 막두께보다 얇다.
또, 본 발명의 다른 반도체장치의 제조방법은, 상기 제2유기층을 패터닝한 후, 전면에 자외선 조사를 행하는 공정을 더 포함해도 좋다.
이상 설명한 바와 같이 본 발명에 의하면, 충분한 리소그래피 마진을 확보하면서 드라이 에칭시의 마스크재로서의 막두께를 확보함으로써, 미세 가공이 가능한 반도체장치의 제조방법을 제공할 수 있다.
(발명의 실시형태)
본 발명의 실시형태를 이하에 도면을 참조하여 설명한다.
도 1 내지 도 7은 본 발명에 따른 반도체장치의 제조공정을 나타낸 단면도이다. 이하, 도 1 내지 도 7을 참조하여 절연막의 미세 가공의 방법에 대해 설명한다.
먼저, 도 1에 나타낸 바와 같이 절연막(11)상에, 예컨대 500 내지 1000nm의 막두께를 갖는 제1레지스트막(12)이 형성된다. 그 후, 예컨대 200 내지 300℃ 정도의 고온의 베이크(bake)처리가 행해짐으로써 하층막이 형성된다. 여기에서, 제1레지스트막(12)은 유기막이면 좋고, 예컨대 도포형 탄소막, 스퍼터에 의해 성막되는 스퍼터 탄소막 실크나 하이드로 탄소막계의 저유전율막 등이 바람직하다.
다음으로, 도 2에 나타낸 바와 같이 제1레지스트막(12)상에, 예컨대 50 내지 300nm의 막두께를 갖는 제2레지스트막(13)이 형성되고, 이 제2레지스트막(13)이, 예컨대 전자빔 묘화에 의해 패터닝된다.
여기에서, 제2레지스트막(13)으로서는 미세패턴의 형성에 적합한 네거티브형의 레지스트를 이용하면 좋다. 이 네거티브형의 레지스트로서는, 예컨대 폴리비닐페놀과 멜라닌수지 및 광산발생제(光酸發生劑)로 이루어진 화학 증폭형 레지스트(S NR200, 싯프레이사제), 폴리비닐페놀과 비스아지드(bisazide) 화합물로 이루어진 레지스트(RD-2000N, 히타치 카세이사제) 등이 바람직하다.
또, 제2레지스트막(13)의 막두께는 제1레지스트막(12)의 막두께보다도 얇다. 더욱이, 제2레지스트막(13)의 막두께는 하층막을 치수 제어성 좋게 에칭할 수 있는 막두께이면 얇은 편이 좋고, 또 작은 개구의 패터닝이 가능하도록 충분한 에칭 선택비를 확보할 수 있는 두께를 확보하고 있다.
또, 전자빔 묘화에 의해 제2레지스트막(13)을 패터닝함으로써, 레이저광에 의해 제2레지스트막(13)을 패터닝하는 경우보다도 미세한 가공이 가능하다.
다음으로, 도 3에 나타낸 바와 같이 전면에 자외선 조사가 행해지고, 제2레지스트막(13)의 노출하고 있는 면의 개질이 행해진다.
다음으로, 도 4에 나타낸 바와 같이 전면에 SOG(Spin On Glass)막(14)이 형성되고, 제2레지스트막(13)이 덮여진다. 그 후, 예컨대 200℃ 정도의 고온의 베이크처리가 행해진다. 여기에서, SOG막(14) 대신에, 예컨대 도포형 유기 실리콘 산화막, 도포형 유기 실리콘막(폴리실란), 도포형 무기 실리콘막, WO3, Al2O3, TiO2, TiN 등중 적어도 하나의 금속을 함유한 도포형 무기막 등을 이용해도 좋다.
다음으로, 도 5에 나타낸 바와 같이, 예컨대 RIE(Reactive Ion Etching)와 같은 드라이 에칭에 의해 제1레지스트막(12)보다 SOG막(14)의 에칭 레이트가 느린 관계의 에칭조건 1을 이용하여, SOG막(14), 제2레지스트막(13), 제1레지스트막(12)이 제거되고, 절연막(11)의 표면이 노출된다(이하, RIE공정으로 칭함). 즉, SOG막(14)의 일부가 마스크로 되어 절연막(11)상에 패터닝된 제1레지스트막(12)이 형성된다.
다음으로, 도 6에 나타낸 바와 같이 패터닝된 제1레지스트막(12)을 마스크로 하여 제1레지스트막(12)보다 절연막(11)의 에칭레이트가 빠른 관계의 에칭조건 2에 의해 SOG막(14) 및 절연막(11)이 제거된다.
그 결과, 패터닝된 제1레지스트막(12)의 표면이 노출됨과 더불어 절연막(11)내에 홈(15)이 형성된다.
그 후, 도 7에 나타낸 바와 같이 산소분위기의 플라즈마 처리에 의해 제1레지스트막(12)이 제거된다.
상기 본 발명의 실시형태에 의하면, 에칭조건 1을 이용하여 SOG막(14)이 패터닝되고, 그 후 이 패터닝된 SOG막(14)을 마스크로 하여 제1레지스트막(12)이 패터닝되어 있다. 이 때문에, 제1레지스트막(12) 아래의 절연막(11)을 에칭할 때에 제1레지스트막(12)은 마스크재로서의 충분한 막두께를 확보할 수 있다. 더욱이, 홈(15)의 형성에 있어서, 패터닝된 제2레지스트막(13)의 치수를 기점으로 하고 있는 것으로부터, 홈(15)의 가공치수의 제어성을 높일 수 있기 때문에, 홈(15)의 미세가공이 가능하다. 이와 같이, 본 발명에 의하면 충분한 리소그래피 마진을 확보하면서 드라이 에칭시의 마스크재로서의 막두께를 확보함으로써 미세가공이 가능한 반도체장치의 제조방법을 제공할 수 있다.
또, 도 8에 나타낸 바와 같이 제1레지스트막(12)을 형성한 후 제1레지스트막 (12)상에, 예컨대 플레어, 실크, 폴리이미드, 플로로카본, 트리아세틸렌 등과 같은 유기계 반사방지막(16)을 형성해도 좋다. 이 유기계 반사방지막(16)을 형성하는 경우, 상술한 효과와 마찬가지의 효과를 얻을 수 있을 뿐만 아니라, 제1레지스트막(12)과 제2레지스트막(13)의 접촉면에 있어서 제1, 제2레지스트막(12, 13)내의 용매의 상호간섭에 의해 제2레지스트막(13)의 형상이 열화한다는 악영향을 방지할 수 있다.
또, 상기 RIE공정은 2단계의 공정으로 행해져도 좋다. 예컨대, 도 9에 나타낸 바와 같이 SOG막(14)보다 제2레지스트막(13)의 에칭레이트가 느린 관계의 가공조건에 의해 제2레지스트(13)의 표면이 노출할 때까지 SOG막(14)이 에칭되고, 그 후 드라이 에칭에 의해 제2레지스트(13) 및 제1레지스트(12)가 제거되어도 좋다.또는, CMP(Chemical Mechanical Polish)법에 의해 제2레지스트(13)의 표면이 노출할 때까지 SOG막(14)이 제거되고, 그 후 드라이 에칭에 의해 제2레지스트(13) 및 제1레지스트(12)가 제거되어도 좋다. 이 경우도, 상술한 효과와 마찬가지의 효과를 얻을 수 있다.
또, 도 10에 나타낸 바와 같이 홈(15)의 각부(17)가 라운드형상으로 되는 경우도 본 발명은 적용할 수 있다. 이 경우도, 상술한 효과도 마찬가지의 효과를 얻을 수 있다.
또, 본 발명의 실시형태로서 절연막(11)내에 소망의 홈(15)을 형성하는 경우를 예로 들어 설명했지만, 본 발명은 콘택트 홀의 형성을 비롯하여 Al, Al-Si-Cu, W, WSi 등의 금속막을 마스크재로서 이용하여 패턴을 형성하는 전체 가공에 적응되는 것이다.
이상 설명한 바와 같이 본 발명에 의하면, 충분한 리소그래피 마진을 확보하면서 드라이 에칭시의 마스크재로서의 막두께를 확보함으로써, 미세가공이 가능한 반도체장치의 제조방법을 제공할 수 있다.
Claims (17)
- 절연막상에 제1유기층을 형성하는 공정과,상기 제1유기층상에 제2유기층을 형성하는 공정,상기 제2유기층을 패터닝하는 공정,전면에 실리콘 산화막 또는 금속을 함유한 무기막을 형성함으로써 상기 제2유기층을 덮는 공정,드라이 에칭에 의해 상기 실리콘 산화막 또는 금속을 함유한 무기막, 상기 제2유기층, 상기 제1유기층을 제거함으로써, 상기 제1유기층과 상기 실리콘 산화막 또는 금속을 함유한 무기막을 패터닝하는 공정,상기 패터닝된 제1유기층을 마스크로 하여 상기 실리콘 산화막 또는 금속을 함유한 무기막과 상기 절연막을 제거함으로써, 상기 패터닝된 제1유기층의 표면을 노출시킴과 더불어 상기 절연막내에 홈을 형성하는 공정 및,상기 제1유기층을 제거하는 공정을 포함하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1유기층을 형성한 후, 상기 제1유기막상에 반사방지막을 형성하는 공정을 더 포함하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1유기층을 형성한 후, 상기 제1유기막상에 반사방지막을 형성하는 공정을 더 포함하고,상기 반사방지막은 플레어, 실크, 폴리이미드, 플로로카본, 트리아세틸렌의 어느 하나로 이루어진 유기계 반사방지막인 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1유기층은 레지스트막, 도포형 탄소막, 스퍼터 탄소막, 저유전율막의 어느 하나의 막으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1유기층을 형성한 후, 상기 제1유기막상에 반사방지막을 형성하는 공정을 더 포함하고,상기 제1유기층은 레지스트막, 도포형 탄소막, 스퍼터 탄소막, 저유전율막의 어느 하나의 막으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 실리콘 산화막은 SOG막, 도포형 유기 실리콘 산화막, 도포형 유기 실리콘막, 도포형 무기 실리콘막의 어느 하나의 막인 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1유기층을 형성한 후, 상기 제1유기막상에 반사방지막을 형성하는 공정을 더 포함하고,상기 실리콘 산화막은 SOG막, 도포형 유기 실리콘 산화막, 도포형 유기 실리콘막, 도포형 무기 실리콘막의 어느 하나의 막인 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 금속을 함유한 무기층은 WO3, Al2O3, TiO2, TiN중 적어도 1개의 금속을 함유한 도포형 무기층인 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1유기층을 형성한 후, 상기 제1유기막상에 반사방지막을 형성하는 공정을 더 포함하고,상기 금속을 함유한 무기층은 WO3, Al2O3, TiO2, TiN중 적어도 1개의 금속을 함유한 도포형 무기층인 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제2유기층을 패터닝한 후, 전면에 자외선 조사를 행하는 공정을 더 포함하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1유기층을 형성한 후, 상기 제1유기막상에 반사방지막을 형성하는 공정과,상기 제2유기층을 패터닝한 후, 전면에 자외선 조사를 행하는 공정을 더 포함하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제2유기층은 네거티브형 레지스트막인 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1유기층을 형성한 후, 상기 제1유기막상에 반사방지막을 형성하는 공정을 더 포함하고,상기 제2유기층은 네거티브형 레지스트막인 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제2유기층의 패터닝은 전자빔 묘화에 의해 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1유기층을 형성한 후, 상기 제1유기막상에 반사방지막을 형성하는 공정을 더 포함하고,상기 제2유기층의 패터닝은 전자빔 묘화에 의해 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제2유기층의 막두께는 상기 제1유기층의 막두께보다얇은 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1유기층을 형성한 후, 상기 제1유기막상에 반사방지막을 형성하는 공정을 더 포함하고,상기 제2유기층의 막두께는 상기 제1유기층의 막두께보다 얇은 것을 특징으로 하는 반도체장치의 제조방법.
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