KR20010090700A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

저내압 트랜지스터의 웨이퍼면 내에서의 전류 증폭율 hFE특성의 변동을 억제할 수 있고, 또한 간이한 공정으로 저내압 트랜지스터와 고내압 트랜지스터를 제조할 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
저내압 npn 바이폴라 트랜지스터의 베이스(3)는 p+확산층(1, 2a, 2b)을 포함하고 있다. p+확산층(2b)과 에미터(4)사이의 p+확산층(2a)의 상측에는 필드 절연층(12)이 형성되고, p+확산층(1)은 에미터(4)의 표면을 둘러싸고 또한 에미터(4)의 바로 아래에 창부(窓部 : 1a)를 포함하고 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 특정적으로는, 저내압 및 고내압의 트랜지스터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래의 반도체 장치의 일례로서, 예를 들면 모터의 구동 제어나 자동차의 에어백의 구동 제어등에 이용되는 트랜지스터를 구비한 반도체 장치에 대해 설명한다. 이 종류의 반도체 장치는, 동일 반도체 기판 상에 저내압 및 고내압의 바이폴라 트랜지스터와, CMOS(Complementaly Metal Oxide Semiconductor) 트랜지스터를 갖고 있다.
여기서는, 반도체 장치의 구성으로서, 저내압 및 고내압의 바이폴라 트랜지스터에 대해 설명하고, 그 제조 방법으로서, 저내압 및 고내압의 바이폴라 트랜지스터와 CMOS 트랜지스터에 대해 설명한다.
도 25는, 종래의 반도체 장치의 구성을 나타내는 개략 단면도이다. 도 25를 참조하여, 저내압 및 고내압 npn 바이폴라 트랜지스터의 쌍방은, p형 실리콘 기판(109) 상에서, p+확산층(110, 111)에 의해 다른 소자와 전기적으로 분리된 영역에 형성되어 있다. 저내압 및 고내압의 npn 바이폴라 트랜지스터의 쌍방은, 콜렉터(108)와, 베이스(103a 또는 103b)와, 에미터(104)를 갖고 있다.
저내압 npn 바이폴라 트랜지스터에서는, 콜렉터(108)는, p형 실리콘 기판(109) 상에 형성된 n+확산층(105)과, p형 실리콘 기판(109) 상에 형성된 n-에피택셜층(106)과, n-에피택셜층(106)의 표면에 형성된 n-확산층(107a) 및 n+확산층(107b)을 갖고 있다. 베이스(103a)는, n-에피택셜층(106)의 표면에 형성된 p형 확산층(130)과, p형 확산층(130)의 표면에 형성된 p+확산층(102b)을 갖고 있다. 에미터(104)는, p형 확산층(130)의 표면에 형성된 n-확산층(104a)과, n+확산층(104b)을 갖고 있다.
이들 베이스(103a), 에미터(104) 및 콜렉터(108)를 전기적으로 분리하도록 필드 산화막(112)이 선택적으로 형성되어 있다. 단, 저내압 npn 바이폴라 트랜지스터의 p+확산층(102b)과 에미터(104)에 삽입되는 영역에서는, p형 확산층(130)의 표면에 필드 산화막(112)은 형성되지 않는다.
고내압 npn 바이폴라 트랜지스터에서는, 베이스(103b)는, n-에피택셜층(106)의 표면에 형성되고, 또한 p형 확산층(130)보다도 확산 깊이가 깊은 p+확산층(102a)과, p+확산층(102a)의 표면에 형성된 p+확산층(102b)과, 에미터(104) 및 p+확산층(102b)의 하측을 둘러싼 p+확산층(101)을 갖고 있다.
또한, p+확산층(102b)과 에미터(104)에 삽입되는 p+형 확산층(101, 102a) 상에는, 필드 산화막(112)이 형성되어 있다.
또, 고내압 npn 바이폴라 트랜지스터의 이외의 구성에 대해서는, 저내압 npn 바이폴라 트랜지스터의 구성과 거의 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙여 그 설명을 생략한다.
이들 저내압 및 고내압 npn 바이폴라 트랜지스터 상을 피복하도록 층간 절연층(113)이 형성되어 있고, 각 콜렉터(108)와, 베이스(103a, 103b)와, 에미터(104)에 전기적으로 접속하도록 전극(114)이 형성되어 있다.
이어서 종래의 반도체 장치의 제조 방법에 대해 설명한다.
도 26∼도 30은, 종래의 반도체 장치의 제조 방법을 공정순으로 나타내는 개략 단면도이다. 우선 도 26을 참조하여, p형 실리콘 기판(109) 상에 n+확산층(105)과 p+확산층(110)을 삽입하여 n-에피택셜층(106)이 형성된다.
도 27을 참조하여, CMOS 트랜지스터 영역에 n-확산층(122)이 형성된 후, p+확산층(102a)과 소자 분리를 위한 p+확산층(111)이 형성된다.
이 후, 통상의 LOCOS(Local Oxidation of Silicon)법에 따라 선택적으로 필드 산화막(112)이 기판 표면에 형성된다. 이 후, 붕소 이온을 선택적으로 주입함으로써, p+확산층(102a) 및 p+확산층(111) 내에 p+확산층(101)이 형성된다.
그리고, 필드 산화막(112)이 형성되지 않은 기판 표면에 얇은 산화막(121)이 형성된다.
도 28을 참조하여, 불순물이 도핑된 다결정 실리콘(이하, 도핑된 폴리실리콘이라고 칭함)막(123)과 텅스텐 실리사이드막(124)으로 이루어지는 게이트 전극이 CMOS 트랜지스터 영역에 형성된다. 이 후, 저내압 npn 바이폴라 트랜지스터 영역에 p형 확산층(130)이 형성된다. 또한, 각 트랜지스터 영역에 n-확산층(104a, 107a, 125a)이 형성된다.
도 29를 참조하여, 표면 전면을 피복하도록 실리콘 산화막(도시하지 않음)이 형성된 후, 이 실리콘 산화막의 전면에 이방성 에칭이 실시됨에 따라, 게이트 전극(123, 124) 측면을 피복하는 측벽 절연층(126)이 형성된다. 이 측벽 절연층(126)을 형성할 때의 이방성 에칭에 의해, 필드 산화막(112) 이외의 표면 상이 얇은 실리콘 산화막(121)이 제거되어, 기판 표면이 부분적으로 노출된다.
이 상태에서, 각 트랜지스터 영역에 n+확산층(104b, 107b, 125b)이 형성된다. 이 n+확산층(104b, 107b, 125b)의 형성에 있어서는, 반도체 기판의 소정의 영역에 비소가 주입된 후, 900℃의 온도에서 가열 처리가 실시된다. 이 후, 저내압 및 고내압 npn 바이폴라 트랜지스터 영역에 p+확산층(102b)과, CMOS 트랜지스터 영역에 소스/드레인 영역이 되는 p+확산층(127)이 형성된다.
도 30을 참조하여, 표면 전면을 피복하도록 층간 절연층(113)이 형성된 후, 각 확산층과 접하는 전극(114)이 형성된다.
상술된 종래의 반도체 장치에는, 저내압 npn 바이폴라 트랜지스터의 전류 증폭율 hFE특성이 웨이퍼면 내에서 크게 변동된다고 하는 문제점과, 제조 공정이 복잡해진다고 하는 문제점이 있었다. 이하, 그 문제점에 대해 상세히 설명한다.
본원 발명자들은, 종래의 저내압 npn 바이폴라 트랜지스터에 대해 전류 증폭율 hFE의 콜렉터 전류 IC의존성을 평가하였다. 그 결과, 웨이퍼면 내에서 전류 증폭율 hFE이 크게 변동되는 것을 알았다. 그 결과를 도 31b∼도 31f에 도시한다.
또, 도 31b∼도 31f는, 도 31a에 도시된 웨이퍼면 내의 5개의 측정 개소(1∼5) 각각에서 평가한 결과를 나타내는 그래프이다. 이들 그래프에 도시된 바와 같이, 어떤 특정한 콜렉터 전류 IC에 대한 전류 증폭율 hFE의 값은, 웨이퍼면내에서 달라, 변동되는 것을 알 수 있었다.
그런데, 전류 증폭율 hFE는 베이스 전류 IB에 대한 콜렉터 전류 IC의 비(IC/IB)로서 정의된다. 그래서, 이러한 전류 증폭율 hFE의 변동의 요인을 조사하기 위해, 콜렉터 전류 IC의 베이스·에미터간 전압 VEB의존성과 베이스 전류 IB의 베이스· 에미터간 전압 VEB의존성을 각각 평가하였다.
도 32는 그 결과의 일부이고, 웨이퍼면내의 5개의 측정 개소(1∼5) 중, 가장 변화가 큰 개소(3)와 개소(5)에서의 결과를 동일 그래프 상에 플롯한 것이다. 도 32를 참조하여, 콜렉터 전류 IC의 베이스·에미터간 전압 VEB의존성에 대해서는 거의 그래프가 일치하고 있다. 이 때문에, 콜렉터 전류 IC의 웨이퍼면 내에서의 변동은 매우 작다고 생각되어진다.
그런데, 베이스 전류 IB의 베이스·에미터간 전압 VEB의존성의 그래프에 주목하면, 측정 개소(5)에 있어서의 곡선과 측정 개소(3)에 있어서의 곡선이 일치하지 않은 것을 알 수 있다. 즉, 베이스 전류 IB가 웨이퍼면 내에서 변동되는 것을알 수 있다. 이와 같이, 베이스 전류 IB가 변동되는 결과, 전류 증폭율 hFE이 변동되었다고 생각되어진다.
도 33은, 저내압 npn 바이폴라 트랜지스터 내에서 흐르는 전류의 각 성분을 나타낸 도면이다. 도 33을 참조하여, 일반적으로 바이폴라 트랜지스터에 있어서의 전류 성분에는, 베이스에의 전자의 주입 성분 Idiff, B(성분1), 에미터에의 정공의 주입 성분 Idiff, E(성분2), 에미터 공핍층 내에서의 재결합 성분 Irec(성분3), 베이스 내에서의 재결합 성분αT(성분4) 및 베이스 표면에서의 재결합 성분 Isur(성분5)이 있다.
이들 성분 중, 베이스 전류 IB는, 성분2, 성분3, 성분4 및 성분5을 정합한 량이다. 각 성분을 근사식으로 나타내면 다음과 같다.
여기서, DpE: 에미터 내의 홀의 확산 상수, NDE: 에미터내의 불순물 농도, NAB: 베이스내의 불순물 농도, Sn: 전자의 표면 재결합 속도, AS: 실효적인 재결합 면적, LnB: 베이스 내의 전자의 확산 길이, WE: 에미터 폭, WB: 베이스 폭, WEB: 에미터∼베이스간의 공핍층 폭, τo: 역 바이어스 공핍층 내의 실효 수명, k : 볼트먼 상수, ni: 반도체 본래의 전자 밀도, T : 절대 온도, q : 전자의 전하량이다.
또, 베이스 내의 재결합 성분(성분4)은, 소수 캐리어가 베이스내를 통과하는 동안 재결합에 의해 감소하는 성분으로서, 수량적인 표현으로는 베이스에 주입된 소수 캐리어 중 베이스, 콜렉터 공핍층에 도달하는 율을 말하며, 도달율αT로 나타낼 수 있다.
상기된 수학식 1∼수학식 4로부터, 베이스 전류 IB가 변동되는 원인에는, 에미터 내의 불순물 농도 NDE및 베이스 내의 불순물 농도 NAB가 관계하는 것을 알 수 있다.
종래의 제조 방법으로는, 도 29에 나타낸 공정에서, 저내압 npn 바이폴라 트랜지스터의 베이스가 되는 p형 확산층(130)의 표면이 노출된 상태에서, 질소 분위기 속에서 열 처리가 행해진다. 이 때, p형 확산층(130)의 표면으로부터는 불순물의 붕소가 증발(외측 확산)한다. 이와 같이 종래의 반도체 장치의 구조는, 제조 공정 중에서 붕소가 증발하기 쉬운 구조이고, 또한 웨이퍼면 내에서 그 증발량이 다르기 때문에 저내압 npn 바이폴라 트랜지스터의 베이스 전류 IB가 웨이퍼면 내에서 변동하고, 결과적으로 전류 증폭율 hFE이 웨이퍼면 내에서 크게 변동되었다고 생각할 수 있다.
또한 종래의 반도체 장치에서는, 도 25에 도시된 바와 같이 p형 확산층(130)과 p+확산층(102a)과는 확산 깊이가 다르다. 이 때문에, 이 p형 확산층(130) 및 p+확산층(102a)을 다른 공정(도 27, 도 28)으로 형성해야하므로, 제조 공정이 복잡하였다.
본 발명의 하나의 목적은, 웨이퍼면 내에서의 전류 증폭율 hFE특성의 변동을 억제하는 것이다.
본 발명의 다른 목적은, 간이한 공정으로 저내압 트랜지스터와 고내압 트랜지스터를 제조하는 것이다.
본 발명의 반도체 장치는, 반도체 기판의 주 표면에 형성된 저내압 및 고내압의 트랜지스터를 갖는 반도체 장치로서, 저내압 트랜지스터는, 필드 절연층과, 제1 도전형의 베이스용 제1 불순물 영역과, 제2 도전형의 에미터용 제1 불순물 영역과, 제1 도전형의 베이스용 제2 불순물 영역을 구비하고 있다. 필드 절연층은, 반도체 기판의 주 표면에 형성되어 있다. 베이스용 제1 불순물 영역은, 필드 절연층 중 적어도 일부분을 삽입하는 한쪽 측 및 다른 주 표면 중 한쪽 측의 주 표면에 형성되어 있다. 에미터용 제1 불순물 영역은, 필드 절연층 중 적어도 일부분을 삽입하는 한쪽 측 및 다른 주 표면 중 다른 주 표면에 형성되어 있다. 베이스용 제2 불순물 영역은, 베이스용 제1 불순물 영역과 에미터용 제1 불순물 영역사이에 위치하고, 또한 필드 절연층의 바로 아래에 위치한다.
본 발명의 반도체 장치에서는, 베이스용 제1 불순물 영역과 에미터용 제1 불순물 영역사이에 위치하는 베이스용 제2 불순물 영역의 바로 위에 필드 절연층이 위치하고 있다. 이 때문에, 이 부분으로부터 붕소등의 불순물이 증발하는 것이 방지된다. 따라서, 증발하는 불순물량을 적게 할 수 있고, 웨이퍼면내에서의 전류 증폭율 hFE의 변동의 증대를 억제할 수 있다.
상기된 반도체 장치에 있어서 바람직하게는, 저내압 트랜지스터는 30V 미만의 내압을 지니고, 또한 고내압 트랜지스터는 30V 이상의 내압을 갖고 있다.
이에 따라, 30V 미만의 내압을 갖는 저내압 트랜지스터에 있어서 웨이퍼면내에서의 전류 증폭율 hFE의 변동의 증대를 억제할 수 있다.
상기된 반도체 장치에 있어서 바람직하게는, 저내압 트랜지스터는, 제1 도전형의 베이스용 제3 불순물 영역을 더욱 구비하고 있다. 베이스용 제2 불순물 영역은, 베이스용 제1 불순물 영역과 에미터용 제1 불순물 영역을 둘러싸도록 주 표면에 형성되고, 또한 베이스용 제1 불순물 영역보다도 낮은 불순물 농도를 갖고 있다. 베이스용 제3 불순물 영역은, 베이스용 제2 불순물 영역 내의 주 표면에서 에미터용 제1 불순물 영역을 둘러싸고, 또한 에미터용 제1 불순물 영역 바로 아래 중 적어도 일부 영역에 개구부를 갖고, 또한 베이스용 제2 불순물 영역보다도 높은 불순물 농도를 갖고 있다.
이와 같이 베이스용 제3 불순물 영역이, 주표면에서 에미터용 제1 불순물 영역을 둘러싸기 때문에, 베이스용 제2 불순물 영역의 표면 농도의 저하에 따른 에미터 콜렉터간 내압의 저하를 방지할 수 있다. 즉, 베이스용 제2 불순물 영역보다도 불순물 농도가 높은 베이스용 제3 불순물 영역을 설치하여 베이스용 제2 불순물 영역의 표면 농도를 높임으로써, 상기 내압의 저하를 방지할 수 있다.
또한, 베이스용 제1 불순물 영역과 에미터용 제1 불순물 영역사이의 주 표면에 위치하는 베이스용 제2 불순물 영역내의 붕소등의 p형 불순물의 증발을 필드 절연층에 의해 억제할 수 있다.
상기된 반도체 장치에 있어서 바람직하게는, 고내압 트랜지스터는, 제1 도전형의 베이스용 제4 불순물 영역과, 제2 도전형의 에미터용 제2 불순물 영역과, 제1 도전형의 베이스용 제5 불순물 영역과, 제1 도전형의 베이스용 제6 불순물 영역을 구비하고 있다. 베이스용 제4 불순물 영역은, 반도체 기판의 주 표면에 형성되어 있다. 에미터용 제2 불순물 영역은, 베이스용 제4 불순물 영역과 간격을 두고 주 표면에 형성되어 있다. 베이스용 제5 불순물 영역은, 베이스용 제4 불순물 영역과 에미터용 제2 불순물 영역을 둘러싸도록 또한 베이스용 제2 불순물 영역과 실질적으로 동일한 확산 깊이가 되도록 주 표면에 형성되고, 또한 베이스용 제4 불순물 영역보다도 낮은 불순물 농도를 갖고 있다. 베이스용 제6 불순물 영역은, 에미터용 제2 불순물 영역 주위를 둘러싸고, 또한 베이스용 제5 불순물 영역보다도 높은 불순물 농도를 갖고 있다.
이와 같이 고내압 트랜지스터의 베이스용 제5 불순물 영역을 저내압 트랜지스터의 베이스용 제2 불순물 영역과 실질 동일한 확산 깊이로 함으로써, 베이스용 제5 불순물 영역과 베이스용 제2 불순물 영역을 동일한 공정으로 형성할 수 있다. 이 때문에, 제조 공정의 간소화를 도모할 수 있다.
상기된 반도체 장치에 있어서 바람직하게는, 저내압 트랜지스터는, 제2 도전형의 콜렉터용 불순물 영역을 더욱 구비하고 있다. 베이스용 제2 불순물 영역은, 에미터용 제1 불순물 영역의 주 표면으로부터 하측 부분 전체를 둘러싸고, 또한 베이스용 제1 불순물 영역에 전기적으로 접속되어 있다. 콜렉터용 불순물 영역은, 베이스용 제2 불순물 영역에 접하고 있다. 베이스용 제2 불순물 영역과 콜렉터용 불순물 영역과의 접합부는, 한쪽 측의 주 표면과 다른 주 표면과 필드 절연층 중 적어도 일부분의 상면으로 이루어지는 요철 형상을 반영한 요철 형상의 부분을 갖고 있다.
이에 따라, 베이스용 제1 불순물 영역과 에미터용 제1 불순물 영역사이의 주 표면에 위치하는 베이스용 제2 불순물 영역 내의 붕소등의 p형 불순물의 증발을 필드 절연층에 의해 억제할 수 있다.
상기된 반도체 장치에 있어서 바람직하게는, 고내압 트랜지스터는, 제1 도전형의 베이스용 제3 불순물 영역과, 제2 도전형의 에미터용 제2 불순물 영역과, 제1 도전형의 베이스용 제4 불순물 영역과, 제1 도전형의 베이스용 제5 불순물 영역을구비하고 있다. 베이스용 제3 불순물 영역은, 반도체 기판의 주 표면에 형성되어 있다. 에미터용 제2 불순물 영역은, 베이스용 제3 불순물 영역과 간격을 두고 주 표면에 형성되어 있다. 베이스용 제4 불순물 영역은, 베이스용 제3 불순물 영역과 에미터용 제2 불순물 영역을 둘러싸도록 반도체 기판의 주 표면에 형성되고, 또한 베이스용 제3 불순물 영역보다도 낮은 불순물 농도를 갖고 있다. 베이스용 제5 불순물 영역은, 에미터용 제2 불순물 영역의 주위를 둘러싸고, 또한 베이스용 제4 불순물 영역보다도 높은 불순물 농도를 갖고 있다.
이와 같이 고내압 트랜지스터의 베이스용 제4 불순물 영역에 대응하는 층을 저내압 트랜지스터로부터 삭제하기 때문에, 베이스용 제4 불순물 영역과 그것에 대응하는 저내압 트랜지스터의 영역을 다른 공정에서 형성할 필요는 없다. 이 때문에, 제조 공정의 간소화를 도모할 수 있다.
본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 주 표면에 형성된 저내압 및 고내압 트랜지스터를 갖는 반도체 장치의 제조 방법으로서, 저내압 트랜지스터를 형성하는 공정은 이하의 공정을 구비하고 있다.
우선 주 표면에 선택적으로 필드 절연층이 형성된다. 그리고 필드 절연층 중 적어도 일부분을 삽입하는 한쪽 측의 주 표면 및 다른 측의 주 표면 중 한쪽 측의 주 표면에 제1 도전형의 베이스용 제1 불순물 영역이 형성되고, 다른 측의 주 표면에 제2 도전형의 에미터용 제1 불순물 영역이 형성된다. 그리고 필드 절연층의 형성전 또는 형성 후의 어느 하나에 필드 절연층 중 적어도 바로 아래에 위치하는 제1 도전형의 베이스용 제2 불순물 영역이 형성된다.
본 발명의 반도체 장치의 제조 방법으로는, 베이스용 제1 불순물 영역과 에미터용 제1 불순물 영역사이에 삽입된 베이스용 제2 불순물 영역의 바로위에 필드 절연층이 위치하고 있다. 이 때문에, 이 부분으로부터 붕소등의 불순물이 증발하는 것이 방지된다. 따라서, 증발하는 불순물량을 적게 할 수 있고, 웨이퍼면 내에서의 전류 증폭율 hFE의 변동의 증대를 억제할 수 있다.
상기된 반도체 장치의 제조 방법에 있어서, 저내압 트랜지스터는 30V 미만의 내압을 갖는 것이 바람직하고, 또한 고내압 트랜지스터는 30V 이상의 내압을 갖는다.
이에 따라, 30V 미만의 내압을 갖는 저내압 트랜지스터에 있어서 웨이퍼면내에서의 전류 증폭율 hFE의 변동의 증대를 억제할 수 있다.
상기된 반도체 장치의 제조 방법에 있어서, 베이스용 제2 불순물 영역은, 필드 절연층을 형성하기 전에 주 표면에 형성되는 것이 바람직하다. 베이스용 제1 불순물 영역과 에미터용 제1 불순물 영역과 상기 필드 절연층 중 적어도 일부분은, 베이스용 제2 불순물 영역 내의 주 표면에 형성된다.
이에 따라, 베이스용 제1 불순물 영역과 에미터용 제1 불순물 영역사이의 주 표면에 위치하는 베이스용 제2 불순물 영역 내의 붕소등의 p형 불순물의 증발을 필드 절연층에 의해 억제할 수 있다.
상기된 반도체 장치의 제조 방법에 있어서 바람직하게는, 저내압 트랜지스터를 형성하는 공정은, 필드 절연층 형성 후에, 베이스용 제2 불순물 영역 내의 주표면에서 에미터용 제1 불순물 영역이 형성되는 영역을 둘러싸도록, 또한 에미터용 제1 불순물 영역 바로 아래 중 적어도 일부 영역에 개구부를 갖도록, 베이스용 제2 불순물 영역보다도 높은 불순물 농도를 갖는 제1 도전형의 베이스용 제3 불순물 영역을 형성하는 공정을 더욱 구비하고 있다.
이와 같이 베이스용 제3 불순물 영역이 주 표면에서 에미터용 제1 불순물 영역을 둘러싸기 때문에, 베이스용 제2 불순물 영역의 표면 농도의 저하에 따른 에미터 콜렉터간 내압의 저하를 방지할 수 있다. 즉, 베이스용 제2 불순물 영역보다도 불순물 농도가 높은 베이스용 제3 불순물 영역을 설치하여 베이스용 제2 불순물 영역의 표면 농도를 높임으로써, 상기 내압의 저하를 방지할 수 있다.
상기된 반도체 장치의 제조 방법에 있어서 바람직하게는, 고내압 트랜지스터를 형성하는 공정은, 제1 도전형의 베이스용 제4 불순물 영역을 베이스용 제1 불순물 영역과 동일한 공정으로 주 표면에 형성하는 공정과, 제2 도전형의 에미터용 제2 불순물 영역을 에미터용 제1 불순물 영역과 동일한 공정으로 베이스용 제4 불순물 영역과 간격을 두고 주 표면에 형성하는 공정과, 제1 도전형의 베이스용 제5 불순물 영역을 베이스용 제2 불순물 영역과 동일한 공정으로 베이스용 제4 불순물 영역 및 에미터용 제2 불순물 영역을 둘러싸도록 주 표면에 형성하는 공정과, 제1 도전형의 베이스용 제6 불순물 영역을 베이스용 제3 불순물 영역과 동일한 공정으로 에미터용 제2 불순물 영역을 둘러싸도록 형성하는 공정을 구비하고 있다.
이와 같이 고내압 트랜지스터의 베이스용 제5 불순물 영역을 저내압 트랜지스터의 베이스용 제2 불순물 영역과 동일한 공정으로 형성하기 때문에, 제조 공정의 간소화를 도모할 수 있다.
상기된 반도체 장치의 제조 방법에 있어서 바람직하게는, 저내압 트랜지스터를 형성하는 공정은, 필드 절연층의 형성 전에 제2 도전형의 콜렉터용 불순물 영역을 형성하는 공정을 더욱 구비하고 있다. 베이스용 제2 불순물 영역은, 필드 절연층의 형성 후에 에미터용 제1 불순물 영역을 둘러싸도록, 또한 콜렉터용 불순물 영역과의 접합부가, 한쪽 측의 주 표면과 다른 측의 주 표면과 필드 절연층 중 적어도 하나의 부분의 상면으로 이루어지는 요철 형상을 반영한 요철 형상 부분을 갖도록 형성된다.
이에 따라, 베이스용 제1 불순물 영역과 에미터용 제1 불순물 영역사이의 주 표면에 위치하는 베이스용 제2 불순물 영역 내의 붕소등의 p형 불순물의 증발을 필드 절연층에 의해 억제할 수 있다.
상기된 반도체 장치의 제조 방법에 있어서 바람직하게는, 고내압 트랜지스터를 형성하는 공정은, 제1 도전형의 베이스용 제3 불순물 영역을 베이스용 제1 불순물 영역과 동일한 공정으로 주 표면에 형성하는 공정과, 제2 도전형의 에미터용 제2 불순물 영역을 에미터용 제1 불순물 영역과 동일한 공정으로 베이스용 제3 불순물 영역과 간격을 두고 주 표면에 형성하는 공정과, 콜렉터용 불순물 영역 형성 후로서 필드 절연층의 형성 전에 제1 도전형의 베이스용 제4 불순물 영역을 베이스용 제3 불순물 영역 및 에미터용 제2 불순물 영역을 둘러싸도록 주 표면에 형성하는 공정과, 제1 도전형의 베이스용 제5 불순물 영역을 베이스용 제2 불순물 영역과 동일한 공정으로 에미터용 제2 불순물 영역을 둘러싸도록, 또한 베이스용 제4 불순물 영역보다도 높은 불순물 농도를 갖도록 형성하는 공정을 구비하고 있다.
이와 같이 고내압 트랜지스터의 베이스용 제4 불순물 영역에 대응하는 층을 저내압 트랜지스터로부터 삭제되기 때문에, 베이스용 제4 불순물 영역과 그것에 대응하는 저내압 트랜지스터의 영역을 다른 공정에서 형성할 필요는 없다. 이 때문에, 제조 공정의 간소화를 도모할 수 있다.
또, 본 명세서에서 「필드 절연층」이란, 필드 산화막과 같이 LOCOS 법과 동등한 방법에 따라 형성되는 절연층을 의미한다.
도 1은 본 발명의 실시예 1에 있어서의 반도체 장치의 구성을 개략적으로 도시하는 단면도.
도 2는 도 1의 저내압 npn 바이폴라 트랜지스터의 평면도.
도 3은 도 1의 A1-A2선에 따르는 부분의 불순물 농도 프로파일을 나타낸 도면.
도 4는 도 1의 B1-B2선에 따르는 부분의 불순물 농도 프로파일을 나타낸 도면.
도 5는 도 1의 C1-C2선에 따르는 부분의 불순물 농도 프로파일을 나타낸 도면.
도 6은 도 1의 D1-D2선에 따르는 부분의 불순물 농도 프로파일을 나타낸 도면.
도 7∼도 12는 본 발명의 실시예 1에 있어서의 반도체 장치의 제조 방법을 공정 순으로 나타내는 개략 단면도.
도 13은 본 발명의 실시예 1에 있어서의 반도체 장치의 저내압 npn 바이폴라 트랜지스터가 고려되어지는 실동작 영역을 설명하기 위한 도면.
도 14는 본 발명의 실시예 1에 있어서의 반도체 장치의 에미터와의 거리 A를 설명하기 위한 도면.
도 15는 본 발명의 실시예 2에 있어서의 반도체 장치의 구성을 개략적으로 도시하는 단면도.
도 16은 도 15의 E1-E2선에 따르는 부분의 불순물 농도 프로파일을 나타낸 도면.
도 17은 도 15의 F1-F2선에 따르는 부분의 불순물 농도 프로파일을 나타낸 도면.
도 18은 도 15의 G1-G2선에 따르는 부분의 불순물 농도 프로파일을 나타낸 도면.
도 19∼도 24는 본 발명의 실시예 2에 있어서의 반도체 장치의 제조 방법을 공정 순으로 나타내는 개략 단면도.
도 25는 종래의 반도체 장치의 구성을 개략적으로 나타내는 단면도.
도 26∼도 30은 종래의 반도체 장치의 제조 방법을 공정 순으로 나타내는 개략 단면도.
도 31a∼도 31f는 종래의 반도체 장치에 있어서 전류 증폭율 hFE가 웨이퍼면 내에서 변동되는 것을 설명하기 위한 도면.
도 32는 종래의 반도체 장치의 저내압 npn 바이폴라 트랜지스터의 베이스 전류 IB가 변동되는 것을 설명하기 위한 도면.
도 33은 바이폴라 트랜지스터에 있어서의 베이스 전류 IB의 각 성분을 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1, 2a, 2b, 51 : p+확산층
1a : 창부
3, 53a, 53b : 베이스
4 : 에미터
4a, 7a : n-확산층
4b, 5, 7b : n+확산층
6 : n-에피택셜층
12 : 필드 절연층
이하, 본 발명의 실시예에 대해 도면에 기초하여 설명한다.
<실시예1>
도 1을 참조하여, 본 실시예의 반도체 장치는, 예를 들면 저내압 및 고내압의 npn 바이폴라 트랜지스터를 갖고 있다. 저내압 npn 바이폴라 트랜지스터는 30V 미만의 내압을 갖고, 고내압 npn 바이폴라 트랜지스터는 30V 이상의 내압을 갖고 있다. 저내압 및 고내압의 npn 바이폴라 트랜지스터 각각은, p형 실리콘 기판(9) 상의 p+확산층(10 및 11)에 의해 전기적으로 분리된 영역에 형성되어 있고, 콜렉터(8), 베이스(3) 및 에미터(4)를 갖고 있다.
저내압 npn 바이폴라 트랜지스터에 있어서, 콜렉터(8)는, n+확산층(5)과, 이 n+확산층(5)을 삽입하여 p형 실리콘 기판(9) 상에 형성된 n-에피택셜층(6)과, 이n-에피택셜층(6) 표면에 형성된 n-확산층(7a) 및 n+확산층(7b)을 갖고 있다.
베이스(3)는, n-에피택셜층(6)의 표면에 형성된 p+확산층(2a)과, p+확산층(2a)의 표면에 형성된 p+확산층(2b)과, p+확산층(2a) 내에 형성된 p+확산층(1)을 갖고 있다. p+확산층(2b 및 1)은, p+확산층(2a)보다도 높은 불순물 농도를 갖고 있다.
에미터(4)는, p+확산층(2a)의 표면에 형성된 n-확산층(4a)과 n+확산층(4b)을 갖고 있다.
이들 베이스(3), 에미터(4) 및 콜렉터(8)를 전기적으로 분리하도록 필드 산화막(12)이 선택적으로 형성되어 있고, p+확산층(2b)과 에미터(4)에 삽입되는 p+형 확산층(1, 2a) 상에도 형성되어 있다.
도 2를 참조하여, p+확산층(1)은, 에미터(4)의 주위를 p+확산층(2a) 표면에서 둘러싸고, 또한 에미터(4)의 바로 아래의 일부 영역에 창부(개구부 : 1a)를 갖고 있다.
도 1을 참조하여, 고내압 npn 바이폴라 트랜지스터에 있어서, 베이스(3)는, n-에피택셜층(6) 표면에 형성된 p+확산층(2a)과, 이 p+확산층(2a) 표면에 형성된 p+확산층(2b)과, p+확산층(2b)과 에미터(4)의 하측을 완전히 피복하는 p+확산층(1)을갖고 있다. p+확산층(1)은, 저내압 npn 바이폴라 트랜지스터의 p+확산층(1)과 같은 창부를 갖지 않는다. 또한 p+확산층(2b, 1)은, p+확산층(2a)보다도 높은 불순물 농도를 갖고 있다.
또, 고내압 npn 바이폴라 트랜지스터 외의 구성에 대해서는, 상술된 저내압 npn 바이폴라 트랜지스터의 구성과 거의 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙여, 그 설명을 생략한다.
이들 저내압 및 고내압 npn 바이폴라 트랜지스터의 쌍방 상에는, 층간 절연층(13)이 형성되고, 또한 콜렉터(8), 베이스(3) 및 에미터(4) 각각에 전기적으로 접속하기 위한 전극(14)이 형성되어 있다.
또, p+확산층(11)의 표면에는 p+확산층(1)이 형성되어 있다.
다음에 본 실시예의 반도체 장치에 있어서의 각 부의 불순물 농도 분포에 대해 설명한다.
도 3을 참조하여, 도 1의 Al-A2선에 따르는 부분에서는 에미터(4)의 바로 아래에 p+확산층(1)의 창부(1a)가 위치하기 때문에, 이 부분의 p형 불순물 농도는 p+확산층(2a)의 불순물 농도만 되어, 완만히 변화한다. 한편, 도 4를 참조하여, 도 1의 B1-B2선에 따르는 부분에서는, 에미터(4)의 바로 아래에 p+확산층(1)이 위치하기 때문에, p형 불순물 농도는 p+확산층(1) 부분에서 급격히 높아지고 있다. 여기서, p+확산층(1)과 p+확산층(2a)의 경계는, 불순물 농도가 급격하게 변화하기 시작하는 부분이다.
도 5를 참조하여, p+확산층(2b)의 불순물 농도는, p+확산층(2a)의 불순물 농도보다도 높아지고 있다. 또한 도 6을 참조하여, p+확산층(1)의 창부(1a)에는, p+확산층(1)이 존재하지 않기 때문에, 창부(1a)의 불순물 농도는 p+확산층(2a)의 불순물 농도가 되고, p+확산층(1)의 불순물 농도보다 낮아진다. 본 실시예에 있어서 p+확산층(1)의 창부는, 도 6에서 도시된 바와 같이 불순물 농도가 저하하기 시작하는 위치를 기준으로 정해져 있다.
이어서, 본 실시예의 반도체 장치의 제조 방법에 대해 설명한다.
우선 도 7을 참조하여, p형 실리콘 기판(9)의 표면을 산화함으로써, 실리콘 산화막(도시하지 않음)이 형성된다. 그 실리콘 산화막이 소정의 사진 제판 및 가공에 의해 패터닝되고, p형 실리콘 기판(9)의 일부 표면이 노출된다. 노출된 p형 실리콘 기판(9)에 안티몬이 주입된 후, 약 1240℃의 온도로 열 처리가 실시되어 n+확산층(5)이 형성된다. 그 후, p형 실리콘 기판(9) 상에 형성되어 있는 실리콘 산화막이 제거된다.
이어서, CVD (Chemical Vapor Deposition)법등에 따라, p형 실리콘 기판(9) 상에 약 수10㎚의 막 두께의 실리콘 산화막(도시하지 않음)이 형성된다. 그 실리콘 산화막이 소정의 사진 제판 및 가공에 의해 패터닝되고, p형 실리콘 기판(9)의 일부 표면이 노출된다. 노출된 p형 실리콘 기판(9)에 붕소가 주입된 후, 약 110℃의 온도로 열 처리가 실시되어 p+확산층(10)이 형성된다. 그 후, p형 실리콘 기판(9) 상에 형성되는 실리콘 산화막이 제거된다.
이어서, p형 실리콘 기판(9) 상에, 에피택셜 성장법에 따라 실리콘의 n-에피택셜층(6)이 형성된다. 이 때, 에피택셜 성장은 약 1150℃의 온도로 행해지기 때문에, n+확산층(5) 및 p+확산층(10)에 포함되는 불순물이, n-에피택셜층(6)의 성장과 함께 n-에피택셜층(6)측으로 열 확산된다.
도 8을 참조하여, n-에피택셜층(6) 상에, CVD법등에 따라 약 수10㎚의 두께의 실리콘 산화막(도시하지 않음)이 형성되고, 또한 CVD법등에 따라 실리콘 질화막(도시하지 않음)이 형성된다. 그 실리콘 질화막이 소정의 사진 제판 및 가공에 의해 패터닝되어, 실리콘 산화막의 일부 표면이 노출된다.
노출된 실리콘 산화막을 통해 n-에피택셜층(6)에 인이 주입된 후, 약 950℃의 온도로 열 산화 처리가 실시되어 CMOS 트랜지스터 영역에 n-확산층(22)이 형성된다. 그리고, 실리콘 질화막이 제거되어, 그 하측의 실리콘 산화막이 노출된다.
노출된 실리콘 산화막 상에, 소정의 사진 제판이 실시되어 포토레지스트 패턴(도시하지 않음)이 형성된다. 그 포토레지스트 패턴을 마스크로 하여, n-에피텍셜층(6)의 소정의 영역에 붕소가 주입된 후, 약 1180℃의 온도로 열 처리가 실시되어, 각 트랜지스터 영역에 p+확산층(2a)이, 분리 영역에 p+확산층(11)이 각각 형성된다. 또, 포토레지스트 패턴은 예를 들면 애싱에 의해 제거된다.
이어서, 노출된 실리콘 산화막이 제거되어, n-확산층(22), p+확산층(2a) 및 n-에피택셜층(6) 표면이 노출된다. 노출된 표면 상에 약 수10㎚의 막 두께의 실리콘 산화막(21a)이 형성되고, 또한 실리콘 질화막(도시하지 않음)이 형성된다. 그 실리콘 질화막이 소정의 사진 제판 및 가공에 의해 패터닝된 후, 열 처리가 실시되어, LOCOS 법에 따라 필드 산화막(12)이 형성된다. 이 후, 실리콘 질화막이 제거된다.
도 9를 참조하여, 소정의 사진 제판에 의해 포토레지스트 패턴(22)이 형성된 후, 이 포토레지스트 패턴(22)을 마스크로 하여 붕소를 주입함으로써 p+확산층(1)이 각 p+확산층(2a 및 11) 내에 형성된다. 특히 저내압 npn 바이폴라 트랜지스터 영역내의 p+확산층(1)은 창부(1a)를 갖도록 형성된다. 이 후, 포토레지스트 패턴(22)이 예를 들면 애싱에 의해 제거된다.
이어서, 실리콘 산화막(21a)이 제거되어, p+확산층(2a), n-확산층(22), 및 n-에피택셜층(6) 표면이 노출된다. 이 때, 동시에 필드 산화막(12)의 표면도 약 수10㎚의 막 두께분만큼 제거된다.
도 10을 참조하여, 열 산화 처리가 실시되어, 노출된 실리콘 표면에 막 두께 약10∼50㎚의 실리콘 산화막(21)이 형성된다. 표면 전면을 피복하도록, CVD법등에 따라 도핑된 폴리실리콘막(23)이 형성되고, 또한 스퍼터법등에 따라 텅스텐 실리사이드막(24)이 형성된다. 그 텅스텐 실리사이드막(24) 및 도핑된 폴리실리콘막(23)이 소정의 사진 제판 및 가공에 의해 패터닝되어, 게이트 전극(23, 24)이 형성된다.
이어서, 사진 제판에 의해 소정 영역 상에 포토레지스트 패턴(도시하지 않음)이 형성된 후, 그 포토레지스트 패턴을 마스크로 하여 인이 경사 이온 회전 주입법(주입 각도 약 45도)에 의해 주입된다. 이에 따라, n-확산층(4a, 7a, 25a)이 형성된다. 이 후, 포토레지스트 패턴은, 예를 들면 애싱에 의해 제거된다.
도 11을 참조하여, 표면 전면을 피복하도록 CVD법등에 따라 실리콘 산화막(26)이 형성되고, 그 전면에 이방성 에칭이 실시됨으로써, 게이트 전극(23, 24)의 측면을 피복하는 측벽 절연층(26)이 형성된다. 이 이방성 에칭시에, 필드 산화막(12)이 형성되지 않은 영역에서 실리콘 산화막(21)이 제거되어 실리콘 표면이 노출된다. 이 상태에서, 본 실시예에서는 저내압 npn 바이폴라 트랜지스터의 p+확산층(2a) 표면 상에는 필드 산화막(12)이 형성되어 있다.
이어서, 소정 영역 상에 포토레지스트 패턴(도시하지 않음)이 형성되고, 그 포토레지스트 패턴을 마스크로 하여 비소가 주입된다. 그리고, 포토레지스트 패턴이 예를 들면 애싱에 의해 제거된 후, 질소 분위기 및 온도 약 900℃를 기초로 열처리가 실시되어, 상기에서 주입된 비소가 드라이브되어 n+확산층(4b, 7b, 25b)이 형성된다.
이어서 소정 영역 상에 포토레지스트 패턴(도시하지 않음)이 형성되고, 그 포토레지스트 패턴을 마스크로 하여 2 불화붕소(BF2)가 주입된다. 이에 따라, p+확산층(2b, 27)이 형성된다. 이 후, 포토레지스트 패턴이 애싱에 의해 제거된다.
이에 따라, 콜렉터(8)와 베이스(3)와 에미터(4)를 갖는 저내압 및 고내압 npn 바이폴라 트랜지스터와, CMOS 트랜지스터가 형성된다.
도 12를 참조하여, 각 트랜지스터 상을 피복하도록, CVD법등에 따라 실리콘 산화막등으로 이루어지는 층간 절연층(13)이 표면 전면에 형성된다. 그 층간 절연층(13)이 소정의 사진 제판 및 가공에 의해 패터닝되어, 층간 절연층(13)에 컨택트홀이 형성된다. 이 후, 표면 전면에 예를 들면 알루미늄층이 스퍼터법에 따라 퇴적된 후, 소정의 사진 제판 및 가공에 의해 패터닝되어, 각 확산층에 컨택트홀을 통해 접촉하는 전극(14)이 형성된다.
본 실시예에 있어서는, 도 1에 도시한 바와 같이 저내압 npn 바이폴라 트랜지스터의 p+확산층(2b)과 에미터(4)에 삽입되는 표면 영역에 필드 산화막(12)이 위치하고 있다. 이에 따라, 이 p+확산층(2b)과 에미터(4)에 삽입되는 영역에서 p+확산층(2a, 2b)이 노출되는 일은 없다. 따라서, 도 11에 나타낸 공정에서, n+확산층(4b, 7b, 25b)을 형성하기 위해 질소 분위기하에서 열 처리가 실시되어도,이 열 처리시에 p+확산층(2b)과 에미터(4)에 삽입된 p+확산층(2a)의 영역으로부터 붕소가 증발하는 것이 방지된다. 따라서, 이 붕소의 증발에 의해 웨이퍼면 내에서의 전류 증폭율 hFE의 변동 증대를 억제하는 것이 가능해진다.
또, 도 25에 도시된 종래 예에서는 저내압 npn 바이폴라 트랜지스터의 p형 확산층(130)이, 도 27에 도시된 필드 산화막(112)의 형성 공정 후의 도 28에 나타낸 공정에서 형성된다. 이 때문에, 이 p형 확산층(130)의 표면 상에 필드 산화막(112)을 형성할 수 없었다. 그러나 본 실시예에서는, 도 8에 도시된 바와 같이 필드 산화막(12)의 형성 공정 전에 저내압 npn 바이폴라 트랜지스터의 p+확산층(2a)이 형성된다. 이 때문에, 이 p+확산층(2a)의 표면 상에 필드 산화막(12)을 형성하는 것이 가능해지는 것이다.
또한, 본 실시예에서는, 도 1에 도시된 바와 같이 저내압 npn 바이폴라 트랜지스터의 p+확산층(2a)은, 고내압 npn 바이폴라 트랜지스터의 p+확산층(2a)과 실질적으로 동일한 확산 깊이를 갖고 있다. 이 때문에, 도 8에 나타낸 공정에서, 이 저내압 npn 바이폴라 트랜지스터의 p+확산층(2a)과 고내압 npn 바이폴라 트랜지스터의 p+확산층(2a)을 동일한 공정으로 형성하는 것이 가능해진다. 이에 따라, 제조 공정의 간략화를 도모하는 것이 가능해진다.
그러나, 저내압 npn 바이폴라 트랜지스터의 p+확산층(2a)을 고내압 npn 바이폴라 트랜지스터 p+확산층(2a)과 동일한 공정으로 형성하는 경우에는, LOCOS 공정 전에 p+확산층(2a)를 형성해야한다. 이 경우, LOCOS 법에서의 고온도·장시간의 열 처리에 의해 저내압 npn 바이폴라 트랜지스터의 p+확산층(2a) 내의 불순물이 대폭 확산한다. 이에 따라, p+확산층(2a)의 표면에서의 불순물 농도가 저하하고, 이 표면에서의 가로 방향의 에미터 콜렉터간 내압을 확보할 수 없게 된다.
그래서, 본 실시예에서는, p+확산층(1)이 기판 표면에서 에미터(4)의 주위를 둘러싸고 있다. 이 p+확산층(1)은, p+확산층(2a)보다도 높은 불순물 농도를 갖고 있기 때문에, 이 p+확산층(1)에 의해 에미터(4)의 주위를 둘러쌈으로써 가로 방향의 에미터 콜렉터간 내압을 확보하는 것이 가능해진다.
한편, p+확산층(1)에 의해 에미터(4)의 하측 전체를 둘러싸면, 고내압 npn 바이폴라 트랜지스터와 마찬가지로, 내압이 너무 높아지고, 저내압에서의 동작이 곤란해진다. 그래서, 본 실시예에서는 p+확산층(1)의 에미터(4) 바로 아래에 위치하는 영역에 창부(1a)가 설치되어 있다. 이와 같이 창부(1a)를 설치하여 에미터(4)의 바로 아래에서의 p형 불순물 농도를 낮춤으로써, 저내압에서의 동작이 가능해진다.
또, 이 저내압 npn 바이폴라 트랜지스터의 p+확산층(1)은, 고내압 npn 바이폴라 트랜지스터의 p+확산층(1)과 동일한 공정으로 형성할 수 있다. 이 때문에, 저내압 npn 바이폴라 트랜지스터의 p+확산층(1)을 형성함에 따른 제조 공정의 추가는 없다.
이와 같이, 본 실시예에서는, 전류 증폭율 hFE의 변동 증대를 억제할 수 있어, 제조 공정이 간소화되고, 또한 저내압 동작이 가능해진다.
본원 발명자들은, 종래 구조(도 25)와 본 실시예의 구조(도 1)와의 쌍방에 있어서의 저내압 npn 바이폴라 트랜지스터의 전류 증폭율 hFE(IC=50㎂)의 웨이퍼면내 분포를 조사하였다. 종래 구조에서의 결과를 표 1에, 본 실시예에 있어서의 결과를 표 2에 각각 나타낸다.
hFE(전류 증폭율) IC=50㎂
hFE
측정 개소 1 66.0
측정 개소 2 88.4
측정 개소 3 91.7
측정 개소 4 60.2
측정 개소 5 51.7
hFE(전류 증폭율) IC=50㎂
hFE
측정 개소 1 216
측정 개소 2 234
측정 개소 3 212
측정 개소 4 236
측정 개소 5 247
표 1 및 표 2의 결과로부터, 본 실시예의 구조에서는, 종래 구조에 비교하여 전류 증폭율 hFE특성의 웨이퍼면 내의 변동이 작아지는 것을 알 수 있다.
또한 본 실시예의 구조에서는, 저내압 npn 바이폴라 트랜지스터의 p+확산층(1)의 창부(1a)의 개구 면적을 바꿈으로써, 필요한 전류 증폭율 hFE를 갖는 바이폴라 트랜지스터를 간단히 얻을 수 있다. 이하, 그것에 대해 설명한다.
본 실시예의 구조에 있어서, 저내압 npn 바이폴라 트랜지스터가 생각되어지는 실동작 영역을 도 13에 나타낸다. 도 13을 참조하여, 실동작 영역은, 베이스 표면보다도 깊은 곳이라고 생각되어지고 있다. 이 때문에, 실제의 바이폴라 트랜지스터에 있어서는, 베이스 표면에서의 재결합 성분 Isur(성분5)를 무시하여 생각할 수 있고, 그 경우의 전류 증폭율 hFE는 이하의 식에 의해 나타낸다.
또한, DnB는 베이스 내의 전자의 확산 상수이다.
이 수학식 5로부터 분명히 알 수 있듯이, 전류 증폭율 hFE는 베이스와 에미터의 각 불순물 농도 NAB, NDE의 비로 결정되는 것을 알 수 있다. 이 베이스의 불순물 농도 NAB는, p+확산층(2a) 및 p+확산층(1)의 불순물 농도의 평균치이다. 여기서, p+확산층(1)의 창부(1a)의 개구 면적을 바꿈으로써, 이 베이스의 평균 불순물 농도 NAB를 제어할 수 있기 때문에, 수학식 5로부터 전류 증폭율 hFE를 제어하는 것이 가능해진다.
본원 발명자들은, 본 실시예의 저내압 npn 바이폴라 트랜지스터의 구조에 있어서, 도 14에 도시된 바와 같이 에미터(4)의 단부와 창부(1a)까지의 거리(에미터와의 거리 : A)를 0㎛로 한 경우와 0.5㎛로 한 경우와의 전류 증폭율 hFE의 변화에 대해 조사하였다. 그 결과를 표 3에 나타낸다.
hFE(전류 증폭율) IC=50㎂
에미터와의 거리 A
0㎛ 0.5㎛
측정 개소3 212(hFE) 96(hFE)
이 결과로부터, 창부(1a)의 개구 면적을 바꿈에 따라, 저내압 npn 바이폴라 트랜지스터의 전류 증폭율 hFE를 제어할 수 있는 것을 확인할 수 있었다.
<실시예2>
도 15를 참조하여, 본 실시예의 저내압 npn 바이폴라 트랜지스터는, 실시예1의 구성(도 1)과 비교하여 베이스(53a)의 구성에서 다르다. 이 베이스(53a)는, p+확산층(51) 및 p+확산층(2b)만으로 이루어져 있고, 실시예1의 구성(도 1)의 p+확산층(2a)에 대응하는 층을 갖고 있지 않다. p+확산층(51)은 p+확산층(2b)의 하면에접하고, 또한 창부를 갖고 있지 않다. 이 때문에, p+확산층(51)은 에미터(4)의 하측 전체를 둘러싸고 있다. 이 p+확산층(51)과 n-에피택셜층(6)과의 접합 부분은, 필드 산화막(12)의 상면과 p+확산층(2b) 표면과 에미터(4)의 표면으로 이루어지는 요철 형상을 반영한 요철 형상 부분을 갖고 있다.
본 실시예의 고내압 npn 바이폴라 트랜지스터는, 실시예1의 구성(도 1)과 비교하여, 베이스(53b)의 구성에 있어서 다르다. 이 베이스(53b)는, p+확산층(2a)과, p+확산층(2b)과, p+확산층(51)을 갖고 있지만, 이 p+확산층(51)이 p+확산층(2b) 하면에 접하고, 또한 에미터(4)의 하측 전체를 둘러싸여 있다. 이 p+확산층(51)과 p+확산층(2b)은, p+확산층(2a)보다도 높은 불순물 농도를 갖고 있다.
또, 본 실시예 외의 구성에 대해서는 상술된 실시예1의 구성과 거의 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙여, 그 설명을 생략한다.
이어서, 본 실시예의 반도체 장치에 있어서의 각 부의 불순물 농도 분포에 대해 설명한다.
도 16을 참조하여, 도 15의 E1-E2선에 따르는 부분에서는, p형 영역으로서 p+확산층(51)밖에 존재하지 않기 때문에, p+확산층(51) 단독의 불순물 농도 분포가 된다. 한편, 도 17을 참조하여, 도 15의 F1-F2선에 따르는 부분에서는, p형 영역으로서 p+확산층(51)외에 p+확산층(2a)도 존재하기 때문에, p+확산층(51)과 p+확산층(2a)이 조합된 불순물 농도 분포가 된다.
또한 도 15의 G1-G2선에 따르는 부분은, 도 18에 도시된 바와 같다.
이어서, 본 실시예의 반도체 장치의 제조 방법에 대해 설명한다.
우선 도 19를 참조하여, p형 실리콘 기판(9)의 표면을 산화함으로써, 실리콘 산화막(도시하지 않음)이 형성된다. 그 실리콘 산화막이 소정의 사진 제판 및 가공에 의해 패터닝되고, p형 실리콘 기판(9)의 일부 표면이 노출된다. 노출된 p형 실리콘 기판(9)에 안티몬이 주입된 후, 약 1240℃의 온도로 열 처리가 실시되어 n+확산층(5)이 형성된다. 그 후, p형 실리콘 기판(9) 상에 형성되어 있는 실리콘 산화막이 제거된다.
이어서, CVD법등에 따라, p형 실리콘 기판(9) 상에 약 수10㎚의 막 두께의 실리콘 산화막(도시하지 않음)이 형성된다. 그 실리콘 산화막이 소정의 사진 제판 및 가공에 의해 패터닝되고, p형 실리콘 기판(9)의 일부 표면이 노출된다. 노출된 p형 실리콘 기판(9)에 붕소가 주입된 후, 약 1100℃의 온도로 열 처리가 실시되어 p+확산층(10)이 형성된다. 그 후, p형 실리콘 기판(9) 상에 형성되어 있는 실리콘 산화막이 제거된다.
이어서, p형 실리콘 기판(9) 상에, 에피택셜 성장법에 따라 실리콘의 n-에피택셜층(6)이 형성된다. 이 때, 에피택셜 성장은 약 1150℃의 온도로 행해지기 때문에, n+확산층(5) 및 p+확산층(10)에 포함되는 불순물이, n-에피택셜층(6)의 성장과 함께 n-에피택셜층(6)측으로 열 확산된다.
도 20을 참조하여, n-에피택셜층(6) 상에, CVD법등에 따라 약 수10㎚의 막 두께의 실리콘 산화막(도시하지 않음)이 형성되고, 또한 CVD법등에 따라 실리콘 질화막(도시하지 않음)이 형성된다. 그 실리콘 질화막이 소정의 사진 제판 및 가공에 의해 패터닝되어, 실리콘 산화막의 일부 표면이 노출된다.
노출된 실리콘 산화막을 통해 n-에피택셜층(6)에 인이 주입된 후, 약 950℃의 온도로 열 산화 처리가 실시되어 CMOS 트랜지스터 영역에 n-확산층(22)이 형성된다. 그리고, 실리콘 질화막이 제거되어, 그 하측의 실리콘 산화막이 노출된다.
노출된 실리콘 산화막 상에, 소정의 사진 제판을 실시하여 포토레지스트 패턴(도시하지 않음)이 형성된다. 그 포토레지스트 패턴을 마스크로 하여, n-에피택셜층(6)의 소정의 영역에 붕소가 주입된 후, 약 1180℃의 온도로 열 처리가 실시되어 고내압 npn 바이폴라 트랜지스터 영역과 CMOS 트랜지스터 영역에 p+확산층(2a)이, 분리 영역에 p+확산층(11)이 각각 형성된다. 또, 포토레지스트 패턴은 예를 들면 애싱에 의해 제거된다.
이어서, 노출된 실리콘 산화막을 제거함으로써, n-확산층(22),p+확산층(2a) 및 n-에피택셜층(6) 표면이 노출된다. 노출된 표면 상에 약 수10㎚의 막 두께의 실리콘 산화막(21a)이 형성되고, 또한 실리콘 질화막(도시하지 않음)이 형성된다. 그 실리콘 질화막이 소정의 사진 제판 및 가공에 의해 패터닝된 후, 열 처리가 실시되어 LOCOS 법에 따른 필드 산화막(12)이 형성된다. 이 후, 실리콘 질화막이 제거된다.
도 21을 참조하여, 소정의 사진 제판에 의해 포토레지스트 패턴(22)이 형성된 후, 이 포토레지스트 패턴(22)을 마스크로 하여 붕소를 주입함으로써 p+확산층(51)이 p+확산층(2a, 11) 내와 n-에피택셜층(6)에 형성된다.
이 때, p+확산층(51)은, 필드 산화막(12)이 형성된 표면에 불순물을 이온 주입함으로써 형성되기 때문에, 그 필드 산화막(12)과 실리콘 산화막(21a)의 단차를 반영한 형상이 된다. 이 때문에, 저내압 npn 바이폴라 트랜지스터의 p+확산층(51)과 n-에피택셜층(6)과의 접합부는, 필드 산화막(12)의 상면과 실리콘 산화막(21a)의 상면으로 이루어지는 요철을 반영한 요철 형상의 부분을 갖는다. 이 후, 포토레지스트 패턴(22)이 예를 들면 애싱에 의해 제거된다.
이어서, 실리콘 산화막(21a)이 제거되어, p+확산층(2a), n-확산층(22), 및 n-에피택셜층(6)의 표면이 노출된다. 이 때, 동시에 필드 산화막(12) 표면도 약 수10㎚의 막 두께만큼 제거된다.
도 22를 참조하여, 열 산화 처리가 실시되어, 노출된 실리콘 표면에 막 두께약 10∼50㎚의 실리콘 산화막(21)이 형성된다.
표면 전면을 피복하도록, CVD법등에 따라 도핑된 폴리실리콘막(23)이 형성되고, 그 위에 스퍼터법등에 따라 텅스텐 실리사이드막(24)이 형성된다. 그 텅스텐 실리사이드막(24) 및 도핑된 폴리실리콘막(23)이 소정의 사진 제판 및 가공에 의해 패터닝되어, 게이트 전극(23, 24)이 형성된다.
이어서, 사진 제판에 의해 소정 영역 상에 포토레지스트 패턴(도시하지 않음)이 형성된 후, 그 포토레지스트 패턴을 마스크로 하여 인이 경사 이온 회전 주입법(주입 각도 약 45도)으로 주입된다. 이에 따라, n-확산층(4a, 7a, 25a)이 형성된다.
도 23을 참조하여, 표면 전면을 피복하도록, CVD법등에 따라 실리콘 산화막(26)이 형성되고, 그 전면에 이방성 에칭이 실시됨으로써, 게이트 전극(23, 24)의 측벽에 측벽 절연층(26)이 형성된다. 이 이방성 에칭시에, 필드 산화막(12)이 형성되지 않은 영역에서 실리콘 산화막(21)이 제거되어 실리콘 표면이 노출된다. 이 상태에서, 본 실시예에서는 저내압 npn 바이폴라 트랜지스터의 p+확산층(51) 표면 상에는 필드 산화막(12)이 형성되어 있다.
이어서, 소정 영역 상에 포토레지스트 패턴(도시하지 않음)이 형성되고, 그 포토레지스트 패턴을 마스크로 하여 비소가 주입된다. 그리고, 이 포토레지스트 패턴이 예를 들면 애싱에 의해 제거된 후, 질소 분위기 및 온도 약 900℃를 기초로열 처리가 실시되어, 상기에서 주입된 비소가 드라이브되어 n+확산층(4b, 7b, 25b)이 형성된다.
이어서, 소정 영역 상에 포토레지스트 패턴(도시하지 않음)이 형성되고, 그 포토레지스트 패턴을 마스크로 하여 2 불화붕소(BF2)가 주입된다. 이에 따라, n-확산층(2b, 27)이 형성된다. 이 후, 포토레지스트 패턴이 애싱에 의해 제거된다.
이에 따라, 콜렉터(8)와 베이스(53a, 53b)와 에미터(4)를 갖는 저내압 및 고내압 npn 바이폴라 트랜지스터와, CMOS 트랜지스터가 형성된다.
도 24를 참조하여, 각 트랜지스터를 피복하도록, CVD법등에 따라 실리콘 산화막등으로 이루어지는 층간 절연층(13)이 표면 전면에 형성된다. 그 층간 절연층(13)이 소정의 사진 제판 및 가공에 의해 패터닝되어, 층간 절연층(13)에 컨택트홀이 형성된다. 이 후, 표면 전면에 예를 들면 알루미늄층이 스퍼터법에 따라 퇴적된 후, 소정의 사진 제판 및 가공에 따라 패터닝되어, 각 확산층에 컨택트홀을 통해 접촉하는 전극(13)이 형성된다.
도 25에 도시된 종래예의 저내압 npn 바이폴라 트랜지스터에서는, p형 확산층(130)은 필드 산화막(112)이 형성된 후에 p형 확산층(130)을 형성할 필요가 있었다. 이 때문에, p+확산층(102b)과 에미터(104)에 삽입된 p형 확산층(130)의 표면에 필드 산화막(112)을 형성할 수 없었다.
이에 대해, 도 15에 도시된 본 실시예의 저내압 npn 바이폴라 트랜지스터의베이스는, 도 25에 도시된 p형 확산층(130)에 대응하는 층을 갖고 있지 않다. 이 때문에, p+확산층(2b)과 에미터(4)에 삽입되는 표면에 필드 산화막(12)을 형성할 수 있다. 따라서, 도 23의 공정에서, n+확산층(4b, 7b, 25b) 형성을 위한 질소 분위기 하에서의 열 처리시에, p+확산층(2b)과 에미터(4)에 삽입되는 p+확산층(51)의 표면에 필드 산화막(12)이 위치하게 된다. 따라서, p+확산층(2b)과 에미터(4)에 삽입되는 p+확산층(51)의 영역으로부터 붕소가 증발하는 것을 방지할 수 있고, 웨이퍼면 내에서의 전류 증폭율 hFE의 변동의 증대를 억제할 수 있다.
또한, 본 실시예에 있어서는, 도 25에 도시된 p형 확산층(130)에 대응하는 층을 생략함에 따라, 제조 공정을 간소화할 수도 있다.
본원 발명자들은, 본 실시예의 구조의 저내압 npn 바이폴라 트랜지스터의 전류 증폭율 hFE(IC=50㎂)의 웨이퍼면내 분포에 대해 조사하였다. 그 결과를 표 4에 나타낸다.
hFE(전류 증폭율) IC=50㎂
hFE
측정 개소1 106
측정 개소2 105
측정 개소3 99
측정 개소4 100
측정 개소5 111
이 결과로부터, 표 1에 나타낸 종래 구조의 전류 증폭율 hFE에 비교하여, 본 실시예의 전류 증폭율 hFE특성의 웨이퍼면 내의 변동은 작아지는 것이 확인되었다.
이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 생각할 수 있다. 본 발명의 범위는 상기된 설명이 아니라 특허 청구의 범위에 의해 나타내고, 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든변경이 포함되는 것이 의도된다.

Claims (3)

  1. 반도체 기판의 주 표면에 형성된 저내압 및 고내압의 트랜지스터를 포함하는 반도체 장치에 있어서,
    상기 저내압 트랜지스터는,
    상기 주 표면에 형성된 필드 절연층(12);
    상기 필드 절연층 중 적어도 일부분을 삽입하는 한쪽 측 및 다른 측의 상기 주 표면 중 상기 한쪽 측의 주 표면에 형성된 제1 도전형의 베이스용 제1 불순물 영역(2b);
    상기 다른 측의 주 표면에 형성된 제2 도전형의 에미터용 제1 불순물 영역(4); 및
    상기 베이스용 제1 불순물 영역(2b)과 상기 에미터용 제1 불순물 영역(4)사이에 위치하고, 또한 필드 절연층(12)의 바로 아래에 위치하는 제1 도전형의 베이스용 제2 불순물 영역(2a, 51)
    을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 저내압 트랜지스터는 30V 미만의 내압을 지니고, 또한 상기 고내압 트랜지스터는 30V 이상의 내압을 갖는 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판의 주 표면에 형성된 저내압 및 고내압 트랜지스터를 갖는 반도체 장치의 제조 방법에 있어서,
    상기 저내압 트랜지스터를 형성하는 공정은,
    상기 주 표면에 선택적으로 필드 절연층(12)을 형성하는 공정;
    상기 필드 절연층(12) 중 적어도 일부분을 삽입하는 한쪽 측 및 다른 측의 주 표면 중 상기 한쪽 측의 주 표면에 제1 도전형의 베이스용 제1 불순물 영역(2b)을 형성하고, 상기 다른 측의 주 표면에 제2 도전형의 에미터용 제1 불순물 영역(4)을 형성하는 공정; 및
    상기 필드 절연층(12)의 형성전 또는 형성 후 중 어느 하나에 상기 필드 절연층(12) 중 적어도 바로 아래에 위치하는 제1 도전형의 베이스용 제2 불순물 영역(2a, 51)을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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