KR20010085986A - 디지털 전압 조정을 위한 장치 및 방법 - Google Patents

디지털 전압 조정을 위한 장치 및 방법 Download PDF

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앤드류 제이. 번스테인
아론 엠. 슐츠
마이클 크리스텐슨
데이비드 비. 리드스카이
앤소니 스트라타코스
찰리 설리번
윌리엄 클락
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Abstract

디지털 전압 조정기는 입력 전압 소오스(12)에 결합된 입력 단자(20), 부하(14)에 결합된 출력 단자(22) 및 입력 단자를 출력 단자에 택일적으로 결합 또는 결합해제하는 복수의 스위칭 회로를 포함한다. 평가 전류는 각 스위칭 회로에 대해 계산되며, 각 평가 전류는 스위칭 회로(24)와 관련된 인디케이터(34)를 통해 흐르는 전류를 나타낸다. 인디케이터(34)를 통과하는 전체 목표 출력 전류는 출력 단자(22)에서의 출력 전압을 실질적으로 상수로 유지한다. 스위칭 회로(24)는 평가 전류 및 전체 목표 출력 전류에 기초하여 제어됨으로써 인디케이터(34)를 통과하는 전체 전류는 전체 목표 출력 전류와 거의 동일하다.

Description

디지털 전압 조정을 위한 장치 및 방법{METHOD AND APPARATUS FOR DIGITAL VOLTAGE REGULATION}
DC-DC 컨버터와 같은 전압 조정기는 전자 시스템용의 안정한 전압 소스를 제공하는데 사용된다. 효율적인 DC-DC 변환기는 특히 랩탑(laptop) 노트북과 셀룰러 폰과 같은 저 전력 장치의 배터리 관리용으로 요구된다. 스위칭 전압 조정기(또는 보다 간략히는 "스위칭 조정기")는 DC-DC 컨버터의 효율적인 형태로 알려져 있다. 스위칭 조정기는 입력 DC 전압을 고주파 전압으로 변환시키고 고주파 전압을 필터링하여 출력 DC 전압을 발생시킴으로써 출력 전압을 발생시킨다. 통상적으로, 스위칭 조정기는 배터리와 같은비 조정된 입력 DC 전압을 집적 회로와 같은 부하에 택일적으로 연결(couple) 및 비연결(decouple)하기 위한 스위치를 포함한다. 통상적으로 인덕터와 커패시터를 포함하는 출력 필터는 스위치의 출력을 필터링하여 출력 DC 전압을 제공하기 위하여 입력 전압 소스와 부하 사이에 연결된다. 제어기는 부하를 통과하는 전압 또는 전류와 같은 회로의 전기적 특성을 측정하고, 출력 DC 전압을 실질적으로 일정한 레벨로 유지하기 위해서 스위치의 듀티 사이클을 설정한다.
마이크로프로세서용 전압 조정기는 보다 엄격한 성능 요구조건을 따른다. 그중 한 경향은 35-50 암페어와 같은 고 전류에서 동작한다는 것이다. 또 다른 경향은 전력을 절약하기 위해서 각 사이클에서 마이크로프로세서의 서로 다른 부분들이 턴온 또는 턴오프된다는 것이다. 이것은 전압 조정기가 부하에서 매우 신속하게 변화되도록, 예를 들어 최대 부하로부터 최소 부하까지 수 나노세컨드에 시프트되는 것을 요구한다. 또다른 경향은 전압 조절기를 마이크로프로세서에 근접하게 위치시켜서 접속 라인의 기생 커패시턴스, 저항 및/또는 인덕턴스를 감소시키고 이에 의해 전류 손실을 회피한다는 것이다. 그러나, 전압 조정기를 마이크로프로세서에 근접하게 위치시키기 위해서, 전압 조정기가 소형이 되고 편리한 형태 인자를 갖는 것이 요구된다.
이러한 특정 경향들에 덧붙여서, 포터블(portable) 시스템에서 배터리 수형을 증가시키고 높은 부하시의 열적 과부하를 방지하기 위해서 고 효율을 갖는 것이 일반적으로 요구된다. 전압 조절기에 대해 또다른 바람직한 특징은 낮은 부하시 전력을 거의 소모하지 않는 "대기 모드"를 가져야 된다는 것이다.
통상의 제어기는 레지스터, 커패시터 및 오피 앰프와 같은 아날로그 회로로 제조된다. 그러나, 아날로그 회로는 고가이며 및/또는 집적 회로로 제조하기 곤란하다. 구체적으로는, 레지스터와 반도체 소자를 제조하기 위해 특별한 기술이 요구된다. 또한, 아날로그 신호는 노이즈에 의해 열화되어 정보의 손실을 야기할 수 있다.
이상의 점에서, 전압 조정기와 전압 조정기용 제어 시스템에 대한 향상이 요구된다.
본 발명은 일반적으로 전압 조정기에 관한 것이며, 보다 상세하게는 스위칭 전압 조정기용 제어 시스템에 관한 것이다.
도 1은 본 발명에 따른 스위칭 조정기의 블록도.
도 1a는 본 발명에 따른 스위칭 조정기의 다른 실시 형태의 블록도.
도 2는 도 1의 스위칭 조정기로부터의 전류 센서의 개략 회로도.
도 3은 도 1의 스위칭 조정기로부터의 제어기의 블록도.
도 3a는 도 1a의 스위칭 조정기로부터의 제어기의 블록도.
도 4는 도 3의 제어기에 의해 실시되는 방법을 도시한 흐름도.
도 5는 슬레이브를 통과하는 실제 전류와 예측 전류를 비교하는 타이밍도.
도 6a-6d는 예측 전류의 수정을 나타내는 타이밍도.
도 7a-7d는 도 6a-6d의 예측 전류의 수정과 관련된 전류 선세로부터의 출력 신호를 나타내는 타이밍도.
도 8은 스위칭 조정기의 실제 출력 전압과 원하는 전압을 비교하는 타이밍도.
도 9는 원하는 전류를 결정할 때 사용되는 개략 회로도.
도 10은 도 4의 방법으로부터 스위칭 회로를 제어하는 단계를 도시한 흐름도.
도 11은 도 1의 스위칭 조정기로부터의 기준 슬레이브를 제어하는 방법을 나타내는 흐름도.
도 12는 도 11의 방법으로 초래된 기준 슬레이브를 통과하는 전류를 나타내는 타이밍도.
도 13은 도 11의 기준 슬레이브에 대한 제어 신호를 나타내는 타이밍도.
도 13a는 도 1a의 스위칭 조정기로부터의 기준 슬레이브에 대한 제어 신호를 나타내는 타이밍도.
도 14는 제 1 트랜지스터가 프리셋 시간을 스위칭한 후에 기준 슬레이브를 스위칭하며 제 2 트랜지스터가 전류 제한과 예측 전류의 비교에 기초하여 스위칭되는 슬레이브의 위상 관계를 제어하는 방법을 나타내는 흐름도.
도 15는 도 14의 방법으로 초래된 기준 슬레이브와 비-기준 슬레이브를 통과하는 전류를 나타내는 타이밍도.
도 16은 비-기준 슬레이브의 전류 제한이 조절되는 슬레이브의 위상 관계를 제어하는 방법을 나타내는 흐름도.
도 17은 도 16의 방법으로 초래된 기준 슬레이브와 비-기준 슬레이브를 통과하는 전류를 나타내는 타이밍도.
도 18은 비-기준 슬레이브를 위해 고스트 전류를 발생시키는 방법을 나타내는 흐름도.
도 19는 예측 슬레이브 전류가 고스트 전류와 비교되는 슬레이브의 위상 관계를 제어하는 방법을 나타내는 흐름도.
도 20은 도 18 및 19의 방법을 실시하는 동안 기준 슬레이브를 통과하는 전류를 나타내는 타이밍도.
도 21은 도 20의 기준 슬레이브 전류에서 초래된 비-기준 슬레이브 중 하나에 대한 고스트 도전 상태를 나타내는 타이밍도.
도 22는 도 18의 방법으로 초래된 고스트 전류 및 도 21의 고스트 도전 상태를 나타내는 타이밍도.
도 23은 도 19의 방법으로 초래된 기준 슬레이브 동작 및 도 22의 고스트 전류를 나타내는 타이밍도.
도 24는 고스트 전류가 기준 및 비-기준 슬레이브를 위해 발생되며, 예측 슬레이브 전류가 슬레이브를 제어하기 위해 고스트 전류와 비교되는 슬레이브의 위상 관계를 제어하는 방법을 나타내는 흐름도.
도 25는 클럭 신호로 초래된 비-기준 슬레이브 중 하나를 위한 고스트 도전상태를 나타내는 타이밍도.
도 26은 도 18의 방법으로 초래된 고스트 전류 및 도 25의 고스트 도전 상태를 나타내는 타이밍도.
도 27은 도 24의 방법으로 초래된 슬레이브 동작 및 도 26의 고스트 전류를 나타내는 타이밍도.
일반적으로, 본 발명의 일국면에 따르면, 본 발명은 입력 전압 소스에 연결된 입력 단자, 부하에 연결된 출력 단자, 및 입력 단자 및 출력 단자를 택일적으로 연결 및 비연결하는 복수개의 스위칭 회로를 갖는 전압 조정기를 동작시키는 방법에 관한 것이다. 본 발명의 방법은 각 스위칭 회로에 대한 평가 전류를 계산하며, 여기서 각 평가 전류는 스위칭 회로와 관련하여 인덕터를 통과하는 전류를 나타낸다. 출력 단자에서 출력 전압을 실질적으로 일정하게 유지하는, 인덕터를 통과할 전체 목적하는 출력 전류가 계산된다. 인덕터를 통과하는 전체 전류가 전체 목적하는 출력 전류와 대략 동일하도록 스위칭 회로가 평가된 전류와 전체 목적하는 출력 전류에 기초하여 제어된다.
본 발명의 또다른 국면에 따르면, 본 발명은 입력 전압 소스에 연결된 입력 단자와 부하에 연결된 출력 단자를 갖는 전압 조정기에 관한 것이다. 복수개의 스위칭 회로는 디지털 제어 신호에 응답하여 입력 단자와 출력 단자를 단속적으로 연결한다. 각각 인덕터를 갖는 복수개의 필터는 출력 단자에서 일반적으로 DC 출력 전압을 제공한다. 복수개의 전류 센서는 스위칭 회로를 통과하는 전류로부터 유도된 피드백 신호를 발생시킨다. 디지털 제어기는 복수개의 피드백 신호를 수신하고 이용하여 각 스위칭 회로에 대해 평가된 전류를 계산한다. 각 평가된 전류는 스위칭 회로와 관련하여 인덕터를 통과하는 전류를 나타낸다. 출력 단자에서 출력 전압을 실질적으로 일정하게 유지하는, 인덕터를 통과할 전체 목적하는 출력 전류가 계산된다. 인덕터를 통과하는 전체 전류가 전체 목적하는 출력 전류와 대략 동일하도록 디지털 제어 신호가 평가된 전류와 전체 목적하는 출력 전류에 근거하여 발생된다.
본 발명의 또다른 국면에서, 본 발명은 출력 단자에서 출력 전압을 실질적으로 일정하게 유지하기 위하여 전압 조정기의 스위칭 회로를 통과하는 전체 목적하는 전류를 결정하는 방법에 관한 것이다. 스위칭 회로는 입력 전압 소스에 연결되고 출력 단자가 부하에 연결되도록 입력 단자를 단속적으로 연결한다. 전압 조정기는 출력 단자에 연결된 적어도 하나의 커패시터를 포함한다. 제1 출력 전압은 제1 시간에 출력 단자에서 측정되며, 제2 출력 전압은 제2 시간에 출력 단자에서 측정된다. 인덕터를 흐르는 전류를 나타내는 측정된 전류가 계산되며, 적어도 하나의 커패시터로 또는 커패시터로부터 흐르는 전류를 나타내는 커패시턴스 전류가 제1 출력 전압과 제2 출력 전압 사이의 차에 근거하여 계산되며, 보정 전류가 목적하는 전압과 제1 및 제2 출력 전압 중 하나 사이의 차에 근거하여 계산된다. 전압 조정기에 대한 전체 목적하는 전류가 평가된 전류 및 보정 전류의 합과 커패시턴스 전류 사이의 차로부터 계산된다.
본 발명의 또다른 국면에서, 본 발명은 전압 조정기에 관한 것이다. 전압 조정기는 출력 전압 소스에 연결된 입력 단자와 부하에 연결된 출력 단자를 갖는다. 스위칭 회로는 디지털 제어 신호에 응답하여 입력 단자 및 출력 단자를 단속적으로 연결한다. 전류 센서는 스위칭 회로를 통과하는 전류를 나타내는 디지털제1 피드백 신호를 발생시킨다. 전압 센서는 출력 전압을 나타내는 제2 피드백 신호를 발생시킨다. 디지털 제어기는 디지털 제어 신호를 발생시키기 위해서 디지털 피드백 신호를 수신하고 이용한다. 디지털 제어기는 출력 단자에서 출력 전압을 실질적으로 일정한 레벨로 유지하도록 구성된다.
본 발명의 또다른 국면에서, 본 발명은 입력 전압 소스에 연결된 입력 단자와 부하에 연결된 출력 단자를 갖는 전압 조정기에 관한 것이다. 전압 조정기는 복수개의 슬레이브를 가지며, 각 슬레이브는 디지털 제어 신호에 응답하여 입력 단자와 출력 단자를 단속적으로 연결하는 스위칭 회로와, 출력 단자에서 일반적으로 DC 출력 전압을 제공하는 필터와, 스위칭 회로를 통과하는 전류를 나타내는 디지털 피드백 신호를 발생시키는 전류 센서와, 다수의 슬레이브로부터의 디지털 피드백 신호를 수신하고 이용하여 다수의 디지털 제어 신호를 발생시키는 디지털 제어기를 포함한다. 디지털 제어기는 출력 단자에서 출력 전압을 실질적으로 일정한 레벨로 유지하도록 구성된다.
본 발명의 또다른 국면에서, 본 발명은 입력 전압 소스에 연결된 입력 단자와 부하에 연결된 출력 단자를 갖는 전압 조정기를 동작하는 방법에 관한 것이다. 입력 단자와 출력 단자는 디지털 제어 신호에 응답하여 스위칭 회로에 의해 단속적으로 연결된다. 스위칭 회로의 출력은 출력 단자에서 일반적으로 DC 출력 전압을 제공하도록 필터링된다. 전류 센서를 갖는 스위칭 회로를 통과하는 전류를 나타내는 디지털 피드백 신호가 발생된다. 디지털 제어기는 디지털 신호를 발생시키기 위하여 슬레이브로부터의 디지털 피드백 신호를 수신하고 이용한다. 디지털 제어기는 출력 단자에서 출력 전압을 실질적으로 일정한 레벨로 유지하도록 구성된다.
본 발명의 또다른 국면에서, 본 발명은 입력 전압 소스에 연결된 입력 단자와 부하에 연결된 출력 단자를 갖는 전압 조정기에 관한 것이다. 스위칭 회로는 제어 신호에 응답하여 입력 단자 및 출력 단자를 단속적으로 연결한다. 필터가 출력 단자에서 일반적으로 DC 출력 전압을 제공한다. 디지털 제어기는 목적하는 스위칭 회로의 스위칭 주파수 f스위칭 보다 상당히 빠른 클록 주파수 f클록에서 동작한다. 각 클록 사이클에서 디지털 제어기는 출력 전압으로부터 유도된 제1 디지털 피드백 신호와 스위칭 회로를 통과하는 전류로부터 유도된 제2 디지털 피드백 신호를 수신하며, 스위칭 회로를 제어하기 위해 제어 신호를 발생시켜서 출력 전압을 실질적으로 일정한 레벨로 유지한다.
본 발명의 또다른 국면에서, 본 발명은 입력 전압 소스에 연결된 입력 단자와 부하에 연결된 출력 단자를 갖는 전압 조정기를 동작하는 방법에 관한 것이다. 입력 단자와 출력 단자가 제어 신호에 응답하여 스위칭 회로에 의해 단속적으로 연결된다. 스위칭 회로의 출력이 출력 단자에서 일반적으로 DC 출력 전압을 제공한다. 디지털 제어기는 스위칭 회로의 목적하는 스위칭 주파수 f스위치 보다 상당히 빠른 클록 주파수 f클록에서 동작한다. 디지털 제어기는 출력 전압과 출력 단자로부터 유도된 제1 디지털 피드백 신호와 각 클록 사이클에서 인덕터를 통과하는 전류로부터 유도된 제2 디지털 피드백 신호를 수신한다. 출력 전압이 실질적으로 일정한 레벨로 유지되도록 제어 신호가 디지털 제어기에 의해 발생된다.
본 발명의 또다른 국면에서, 본 발명은 출력 단자와 입력 단자를 단속적으로결합하는 스위칭 회로를 갖는 전압 조정기에서 인덕터를 통과하는 전류를 평가하는 방법에 관한 것이다. 인덕터를 흐르는 최초 평가된 전류가 저장되며, 최초 평가된 전류가 새로운 평가된 전류를 발생시키기 위해서 스위칭 회로의 상태에 근거하여 조절된다.
본 발명의 또다른 국면에서, 본 발명은 입력 전압 소스에 연결될 입력 단자와, 부하에 결합될 출력 단자와, 중단 단자에 입력 단자를 연결시키는 스위칭 회로와, 출력 단자에서 실질적으로 DC 전압을 발생시키는 인덕터를 갖는 필터를 포함하는 전압 조정기를 동작하는 방법에 관한 것이다. 인덕터를 흐르는 전류를 나타내는 최초 평가된 전류가 저장된다. 최초 평가된 전류는 스위칭 회로의 상태에 근거하여 새로운 평가된 전류를 발생시키도록 조절된다. 출력 단자에서 실질적으로 일정하게 출력 전압을 유지할, 인덕터를 통과할 전체 목적하는 출력 전류가 결정된다. 인덕터를 통과하는 전체 전류가 전체 목적하는 출력 전류와 목적하는 출력 전류와 대략 동일하도록 평가된 전류와 전체 목적하는 출력 전류에 근거하여 스위칭 회로가 제어된다.
다른 측면에서, 본 발명은 전압 조정기의 인덕터를 통과하는 전류를 예측하는 방법에 관한 것이며, 상기 전압 조정기는 출력 단자와 입력 단자의 커플링을 차단시킬 수 있는 스위칭 회로를 포함한다. 초기의 예측된 전류는 인덕터를 통과하는 전류를 나타낸다. 증가 전류는 출력 단자가 입력 단자에 커플링될 때 초기 예측 전류에 부가되고, 감소 전류는 출력 단자가 접지될 때 초기 예측 전류에서 감해진다.
또 다른 측면에서, 본 발명은 입력 전압원과 커플링된 입력 단자 및 부하와 커플링된 출력 단자를 가지는 전압 조정기에 관한 것이다. 상기 전압 조정기는 제어 신호에 응답하는 입력 단자와 출력 단자의 커플링을 차단하는 스위칭 회로, 출력 단자에 일반적으로 DC 출력 전압을 공급하며 인덕터를 포함하는 필터, 및 디지털 제어기를 가진다. 상기 디지털 제어기는 인턱더를 통과하는 전류를 나타내는 초기 예측 전류를 저장하며, 스위칭 회로 상태에 기초한 초기 예측 전류를 조절하여 새로운 예측 전류를 발생시키며, 원하는 전체 전류가 출력 전압을 일정하게 유지하는 인덕터를 통과하도록 결정하며, 그리고 조절된 예측 전류 및 원하는 전체 출력 전류에 기초한 제어 신호를 발생시켜 출력 전압이 일정한 레벨로 유지되도록 스위칭 회로를 제어한다.
또 다른 측면에서, 본 발명은 입력 전압원과 커플링되는 입력 단자, 부하와 커플링되는 출력 단자, 및 입력 단자와 출력 단자의 커플링을 차단하는 적어도 하나의 스위칭 회로를 포함하는 전압 조정기의 동작 방법에 관한 것이다. 예측 전류는 적어도 하나의 스위칭 회로에 대해 각각 계산되며, 각 예측 전류는 해당 스위칭 회로의 인덕터를 통과하는 전류를 나타낸다. 인덕터를 통과하는 원하는 전체 출력 전류는 출력 단자의 출력 전압이 일정한 레벨로 유지되도록 계산될 것이며, 상위 전류 및 하위 전류가 계산된다. 상위 전류와 하위 전류의 평균은 인덕터 전류의 원하는 개별 출력 전류와 동일한다. 하나 이상의 스위칭 회로에 있어서, 예측 전류가 하위 전류 이하로 떨어질 때 스위칭 회로는 입력 단자와 출력 단자를 커플링 시키며, 예측 전류가 상위 전류를 초과할 때 출력 단자와 접지를 커플링 시킨다.
또 다른 측면에서, 본 발명은 입력 전압원과 커플링되는 입력 단자, 부하와 커플링되는 출력 단자, 및 입력 단자와 출력 단자의 커플링을 차단하는 적어도 하나의 스위칭 회로를 포함하는 전압 조정기의 동작 방법에 관한 것이다. 예측 전류는 각 스위칭 회로에 대해 결정되고, 각각의 예측 전류는 스위칭 회로와 연결된 인덕터를 통과하는 전류를 나타낸다. 인덕터를 통과하는 원하는 전체 전류는 출력 단자에서의 출력 전압이 일정한 레벨로 유지되도록 계산된다. 하나 이상의 스위칭 회로에 있어서, 원하는 개별 전류가 계산되며, 예측 전류는 원하는 개별 전류와 비교되어 스위칭 회로를 통과하는 전류가 원하는 전류와 거의 동일하도록 스위칭 회로를 스위칭 시킨다.
또 다른 측면에서, 본 발명은 입력 전압원과 커플링되는 입력 단자, 부하와 커플링되는 출력 단자, 및 입력 단자와 출력 단자의 커플링을 차단하는 다수의 스위칭 회로를 포함하는 전압 조정기의 동작 방법에 관한 것이다. 다수의 스위칭 회로 중 하나는 기준 회로로서 선택되며, 원하는 위상 오프셋은 나머지 스위칭 회로에 대해 결정된다. 예측 전류는 각 스위칭 회로에 대해 계산되고, 각각의 예측 전류는 스위칭 회로와 연결된 인덕터를 통과하는 전류를 나타낸다. 인덕터를 통과하는 원하는 전체 출력 전류는 출력 단자에서의 출력 전압이 일정한 레벨로 유지되도록 계산되며, 스위칭 회로는 출력 단자와 입력 단자를 커플링 시키거나 원하는 위상 오프셋과 원하는 전체 출력 전류를 달성하도록 출력 단자와 접지를 커플링 시킨다.
본 발명의 이점은 다음을 포함할 수 있다. 전압 조정기는 비교적 큰 전류 반응을부하에서 빠르게 변하도록 조절한다. 전압 조정기는 허용(convenient) 형태 계수를 가지는 소형 캐패시터를 사용할 수 있다. 전압 조정기는 전류 리플을 감소시키기 위해 위상을 벗어나 동작되는 다중 슬레이브를 포함할 수 있다. 아날로그 회로의 사용은 제어기의 아날로그 측정을 디지털 신호로 변환함으로써 최소화된다. 제어기는 대부분의 디지털 회로를 사용하여 수행될 수 있으며, 통상적인 상보 금속 산화 반도체(CMOS) 제조 기술을 통해 공지된 공정을 이용하여 제조될 수 있다. 이것은 제어기에서 오프-칩 소자의 수를 감소시킨다. 제어기는 동작 파라미터가 다른 응용을 위해 전압 조정기를 적용하도록 수정될 수 있는 디지털 제어 알고리즘으로 동작한다. 상기 디지털 제어 알고리즘은 스위칭 주파수보다 휠씬 높은 클럭 주파수에서 동작할 수 있으며, 부하에서의 변화에 빠르게 응답할 수 있게 한다. 마스터 및 슬레이브는 디지털 신호로 통신할 수 있으며, 이에 의해 개선된 통신 신뢰성을 제공한다.
도 1에서, 스위칭 조정기(10)는 입력 단자(20)에 의해 배터리와 같은 조정되지 않은 DC 입력 전압원(12)과 커플링된다. 스위칭 조정기(10)는 또한 출력 단자(22)에 의해 집적 회로와 같은 부하(14)에 커플링된다. 부하(14)는 통상적으로 예측 공칭 전압 Vmom및 전압 공차 △Vnom를 가진다. 마이크로 프로세서 칩에 대한 통상적인 공칭 전압 Vmom은 약 1.0 내지 5.0 볼트, 예를 들어, 약 1.2 내지 1.8 볼트, 그리고 통상적인 전압 공차 △Vmom는 공칭 전압 Vmom의 ±6%, 즉, 1.2 볼트 공칭 전압의 약 80mV이다. 스위칭 조정기(10)는 입력 단자(20)와 출력 단자(22) 사이에서 DC-DC 변환기 역할을 한다. 스위칭 조정기(10)는 입력 단자(20)에서의 입력 전압 Vin을 공칭 전압 Vmom의 공차 △Vmom내에 존재하는 출력 단자(22)에서의 출력 전압 Vout으로 변환하기 위한 하나 이상의 슬레이브(16), 및 슬레이브(16)의 동작을 제어하는 마스터 제어기(18)를 포함한다. 마스터 제어기(18)는 전압원(12) 또는 다른 전압원에 의해 전원이 공급될 수 있다.
간단히 말해서, 마스터 제어기(18)는 디지털 전류-기반 제어 알고리즘을 사용한다. 슬레이브로부터의 출력 전압 Vout과 피드백에 기초하여, 마스터 제어기(18)에서의 제어 알고리즘은 일정한 레벨로, 즉, 전압 공차 내에서 출력 전압 Vout을 유지하도록 각 슬레이브(16)의 상태를 결정한다. 마스터 제어기(18)는 제어 신호를 발생시켜 각 슬레이브(16)를 제어하고 적절한 상태로 설정한다. 보다 구체적으로, 마스터 제어기(18)는 스위칭 조정기(10)에서 나오는 전류는 부하(14)로 들어가는 전류와 정합되며, 이에 의해 출력 전압을 일정한 레벨로 유지한다. 예를 들어, 전류 부하(또는 단순히 "부하")가 증가하면, 슬레이브를 통과하는 전류량은 증가한다. 이것은 원하는 부하가 달성될 때까지 전류가 "램프 업(ramp up)" 될 수 있게 한다. 반면에, 부하가 감소되면, 액티브 슬레이브를 통과하는 전류량은 감소한다. 이것은 원하는 부하가 달성될 때까지 전류가 "램프 다운" 될 수 있게 한다.
각 슬레이브(16)는 입력 단자(20)를 중간 단자(26)에 선택적으로 커플링 및 디커플링 시키기 위한 전원 스위치 역할을 하는 스위칭 회로(24)를 포함한다. 스위칭 회로(24)는 스위치 또는 다이오드 등의 정류기를 포함하며 중간 단자(26)와 접지를 커플링시킨다. 각 슬레이브의 중간 단자(26)는 출력 필터(28)에 의해 출력 단자(22)에 커플링된다. 스위칭 회로(24)의 개방 및 폐쇄는 중간 단다(26)에서 구형파(rectangular waveform)를 가지는 중간 전압 Vint을 발생시킨다. 출력 필터(28)는 출력 단자(22)에서 상기 구형파를 DC 출력 전압으로 변환한다. 스위칭조정기가 도시되고 벅(buck) 컨버터 형태로 하기 되지만, 본 발명은 다른 전압 조정기 형태, 예를 들어 부스트 컨버터 또는 벅-부스트 컨버터 형태에도 사용될 수 있다.
상기한 바와 같이, 스위칭 회로(24) 및 출력 필터(28)는 벅 컨버터 형태로 구성된다. 특히, 각 슬레이브(16)의 스위칭 회로(24)는 입력 단자(2)에 연결된 소스 및 중간 단자(26)에 연결된 드레인을 가지는 제 1 트랜지스터(30)와 같은 스위치를 포함한다. 스위칭 회로는 또한 접지에 연결된 소스 및 중간 단자(26)에 연결된 드레인을 가지는 제 2 트랜지스터와 같은 정류기를 포함한다. 제 1 트랜지스터(30)는 P형 MOS(PMOS) 디바이스일 수 있으며, 제 2 트랜지스터(32)는 N형 MOS(NMOS) 디바이스일 수 있다. 선택적으로, 제 2 트랜지스터(32)는 정류를 제공하기 위해 다이오드에 의해 대체되거나 보완될 수 있다. 제 1 및 제 2 트랜지스터(30, 32)는 제어선(44a, 44b) 상에서 각각 신호를 스위칭함으로써 구동될 수 있다. 출력 필터(28)는 중간 단자(26) 및 출력 단자(22) 사이에 연결된 인덕터(34), 및 부하(14)와 병렬로 연결된 캐패시터(36)를 포함한다. 또한, 각 슬레이브(16)로부터의 캐패시터(36)는 인덕터(34)로부터의 공통선에 연결된 하나 이상의 캐패시터에 의해 보완되거나 대체될 수 있다.
제 1 트렌지스터(30)가 닫힐 때, 제 2 트렌지스터(32)가 열리고(PMOS 전도 상태), 중간 터미널(26)이 전압원(12)에 연결되며, 전압원(12)은 부하(14) 및 인덕터(34)로 제 1 트렌지스터를 통하여 에너지를 공급한다. 한편, 제 1 트렌지스터가 열리고 제 2 트렌지스터가 닫힌다면(NMOS 전도 상태), 중간 터미널(26)은 접지되고에너지는 인덕터(34)에 의해 부하(14)로 공급된다.
각 슬레이브(16)는 제 1 및 제 2 트렌지스터들(30 및 32)을 통하여 흐르는 전류를 각각 측정하기 위한 제 1 또는 제 2 전류 센서들(40, 42)을 또한 포함한다. 매스터 제어기(18)는 전류-기초 제어 알고리즘에서 전류 센서들(40, 42)로부터의 정보를 이용한다. 각 전류 센서는 하나 이상의 출력 라인들상에 디지털 출력 신호를 발생시킨다. 단일-비트 신호에서, 슬레이브를 통과하는 전류가 트리거 전류를 초과하거나 그 아래로 떨어질 때 출력 라인상의 디지털 출력 신호는 하이에서 로우로(또는 그 역으로) 바뀔 수 있다. 특히, 제 1 전류 센서(30)로부터의 제 1 출력 라인(44c)상의 출력은 제 1 트렌지스터를 통과하는 전류가 제 1 트리거 전류 Ipcross를 초과할 때 로우에서 하이로 바뀐다. 이와 유사하게, 제 2 전류 센서(42)로부터의 제 2 출력 라인(44d)상의 출력 신호는 제 2 트렌지스터(32)를 통과하는 전류가 제 2 트리거 전류 Incross아래로 떨어질 때 하이에서 로우로 바뀐다.
도 1에서 나타난 바와 같이, 각 출력 라인(44c 및 44d)은 매스터 제어기(18)에 직접 연결될 수 있다. 대안으로, 도 1A에 나타난 바와 같이, 제 1 및 제 2 출력 라인들은 단일 출력 라인(44g)을 형성하기 위해 함께 묶일 수 있다. 이 경우, 매스터 제어기(18')은 출력 라인(44g)상의 신호 g1, g2, -, gn이제 1 또는 제 2 트렌지스터를 통과하는 전류를 나타내는 지를 슬레이브가 PMOS(제 1 트렌지스터) 또는 NMOS(제 2 트렌지스터)인지에 따라 결정한다.
도 2를 참조하여, 제 1 전류 센서(40)와 같은 각 전류 센서는 참조 트렌지스터(52), 전류원(54), 및 컴퓨터를 포함한다. 안소니 스트라타코스(Anthony Stratakos) 등에 의해 동시에 출원되고 본 발명의 양수인에 양도된 전류 측정 기술들(CURRENT MEASUREING TECHIQUES)인 명칭의 미국 출원 제09/183,417호에서 유사한 전류 센서가 설명되고, 그 전 내용은 참고로서 이 글에 포함된다. 참조 트렌지스터(52)는 측정되는 트렌지스터, 즉, 제 1 트렌지스터(30)의 소스에 연결된 소스, 전류원(54)에 연결된 드레인, 및 제어 라인(44e)에 연결된 게이트를 가진다. 참조 트렌지스터(52)는 파워 트렌지스터(30)에 매칭된다, 즉, 실질적으로 동일한 전기적 특성들을 가지도록 트렌지스터 엘리먼트들이 동일한 프로세스를 사용하여 동일 칩상에 동일한 크기로 제작된다. 알려진 전류 Iref는 전류원(54)을 통해 흐른다. 비교기(comparotor;56)의 플러스 입력은 중간 터미널(26)로 연결된다. 비교기의 출력은 참조 라인(44c)에 연결된다. 제 2 전류 센서(42)는 NMOS 트렌지스터에 관한 극성으로 유사하게 설치된다.
동작시에, 파워 트렌지스터(30) 및 참조 트렌지스터(52)가 닫힌다면, 슬레이브 전류 Islave는 파워 트렌지스터(30)를 통해 흐르고 참조 전류 Iref는 참조 트렌지스터를 통해 흐를 것이다. 노드(58)에서의 전압 Vnode는 Vnode= Vin- (RRX Iref)로 주어지는데, RR은 트렌지스터(52)의 등가 저항이고, 중간 터미널(26)에서의 전압 Vint는 Vint= Vin- (RpX Islave)로 주어지는데, Rp는 파워 트렌지스터(30)의 저항이다. 파워 트렌지스터는 N트렌지스터 엘리먼트들로 제작되는 반면 참조 트렌지스터(52)는 단일 트렌지스터 엘리먼트로 제작되기 때문에, 파워 트렌지스터의 저항 Rp는 실질적으로 참조 트렌지스터(52) Rr의 1/N배와 동일하고, Vnode= Vin- (RpX N X Iref), 결국, 슬레이브 전류 Islave가 N X Iref보다 크다면, 노드 전압 Vnode는 중간 전압 Vint보다 클 것이다. 그러므로, 슬레이브 전류 Islave가 임계 전류 N X Iref보다 크다면, 전류 센서(40)는 출력 라인(44c)상에 하이 신호를 출력하고, 슬레이브 전류 Islave가 임계 전류 N X Iref보다 보다 작다면, 참조 라인(44c)상에 로우 신호를 출력할 것이다.
두 전류센서들(40 및 42)은 다른 임계 전류들 Tpcross및 Tncross를 제공하기 위하여 다른 참조 전류들 Iref로 만들어질 수 있다. 제 1 전류 센서(40)를 위한 제 1임계 전류 Tpcross는 제 2 전류 센서(42)를 위한 제 2 임계 전류 Tncross보다 클 수 있다. 그러므로, 슬레이브 전류 Islave가 임계 전류 Tpcross보다 크다면 전류 센서(40)는 하이 신호를 제 1 출력 라인(44c)상에 출력하고, 슬레이브 전류 Islave가 임계 전류 Tpcross보다 작다면 로우 신호를 출력할 것이다. 이와 유사하게, 전류 센서(42)는 슬레이브 전류 Islave가 임계 전류 Tncross보다 크다면 하이 신호를 출력 라인(44d)상에 하이 신호를 출력하고, 슬레이브 전류 Islave가 임계 전류 Tncross보다 작다면 로우 신호를 출력할 것이다. 이러한 단순한 임계 출력 신호들은 매스터 제어기(18)로 슬레이브를 통과하는 전류에 관한 정보를 제공하고, 아날로그 신호들에 비해 잡음에 민감하지 않으며, 저전력을 소비하고 전류의 전 아날로그 디지털 변환(full analog-to-digital conversion)으로부터 야기될 수 있는 많은 수의 상호연결들을 피한다.
전류 임계값 Tncross및 Tpcross는 슬레이브 전류 Islave가 각 스위칭 사이클, 즉, 각 PMOS 및 NMOS 전도 상태에 적어도 하나 이상의 임계치들을 가로지르도록 선택된다. 비교기가 인에이블(enable)된 후, 슬레이브 전류 Islave가 임계치를 가로지를 개연성을 증가시키기 위해 임계 전류 Tpcross는 임계 전류 Tncross보다 높아야 한다. 한 실시예에서, 제 1 임계 전류 Tpcross는 약 8amp일 수 있고, 제 2 임계 전류 Tncross는 약 2amps일 수 있다.
전류 센서들은 하나 이상의 디지털 신호를 출력하도록 구성될 수 있다. 예를 들어, 슬레이브 전류 Islave가 제 1 임계 전류 Tpcross1을 초과한다면 전류 센서는 제 1 디지털 신호를 발생시킬 수 있고, 슬레이브 전류 Islave가 제 2 임계 전류 Tpcross2를 초과한다면 제 2 디지털 신호를 발생시킬 수 있는 등이다.
도 1로 돌아가면, 이전에 논의되었듯이, 출력 터미널에서의 출력 전압 Vout은 매스터 제어기에 의해 조절되거나 실질적으로 일정한 레벨로 유지된다. 마스터 제어기(18)는 출력 터미널(22)에서의 전압을 측정하고 출력 라인들(44c 및 44d)상의 디지털 출력 신호들을 받아들인다. 측정된 출력 전압 Vout 및 전류 센서들로부터의 출력 신호들에 응답하여 각 슬레이브(16)내의 제 1 및 제 2 트랜지스터(30,32)의동작을 제어하기 위해 마스터 제어기(18)는 제어 신호들을 발생시킨다. 마스터 제어기(18)의 동작은 아래에서 더 상세하게 설명될 것이다.
마스터 제어기(18) 및 슬레이브들(16)은 주로 디지털 및 스위치-커패시터(switched-capacitor) 기초의 구성요소들만을 사용하여 만들어질 수 있을 것이다. 그러므로, 대부분의 스위칭 조절기( switching regulator;10)는 종래의 CMOS 기술들을 사용하여 단일 칩상에 실시 또는 제작될 수 있을 것이다. 그러나, 각 슬레이브(16)가 단일 칩상에 제작되고, 마스터 제어기(18)가 별개의 칩상에 제작되는 것이 바람직하다. 대안으로, 각 슬레이브가 단일 IC에 제작될 수 있고, 전압 센서는 별개의 IC칩상에 제작될 수 있으며, 및 디지털 제어기는 또 다른 IC칩상에 제작될 수 있다. 각 칩은 종래의 CMOS 기술들을 사용하여 제작될 수 있다.
도 3을 참조하면, 마스터 제어기(18)는 스위칭 회로의 각 사이클동안 한번 이상의 불연속적인 시간에 출력 터미널(22)에서 출력 전압 Vout을 측정하는 전압 샘플링 회로(60)를 포함한다. 명칭이 스위칭 조절기들에 사용하기 위한 데이터의 불연속 시간 샘플링(DISCRETE-TIME SAMPLING OF DATA FOR USE IN SWITCHING REGULATORS)이고 1997. 12. 16., 안소니 제이 스트라토코스(Anthony J. Stratakos) 등에 의해 출원되고 본 발명의 양수인에게 양도되었으며 참조로서 여기에 포함된 미국 출원 제 08/991,394호에 설명된 대로 실질적으로 샘플링 회로(60)는 만들어질 수 있다. 기생 커패시턴스 및 인덕턴스에 의해 야기되는 에러들을 감소시키기 위해샘플링 회로(60)의 접지는 마이크로프로세서의 접지에 직접 연결될 수 있다. 샘플링 회로(60)에 의해 샘플된 전압은 아날로그 디지털(A/D) 변환기(62)에 의해 디지털 전압 신호로 변환된다.
마스터 제어기(18)는 또한 디지털 제어 알고리즘(64)을 포함한다. 디지털 제어 알고리즘은 A/D 변환기(62)로부터 디지털 전압 신호를 받아들이고, 출력 라인들(44c 및 44d)로부터 출력 신호들 c1, c2, -, cn 및 d1, d2, -, dn을 받아들이며, 외부 클록으로부터 클록 신호를 받아들인다. 클록 신호(66)는 마이크로프로세스를 구동하는 동일한 클록, 부하에 있는 다른 IC 디바이스들 또는 마스터 제어기 칩상의 클록에 의해 발생될 수 있다. 클록 주파수 fclock는 부하에서의 변화들에 대한 빠른 응답을 보장하기 위해 스위칭 회로(24)의 스위칭 주파수 fswitch보다 상당히, 예로, 십에서 백의 팩터(factor)로 더 커야한다. 그러나, 클록 주파수 fclock는 스위칭 조절기 및 마스터 제어기가 전압원상에서 큰 드레인을 구성할 정도로 높아서는 안된다. 전형적으로, 클록 주파수 fclock은 마이크로프로세서 클록 속도만큼 높지 않고 마이크로프로세스 클록 신호를 나눔으로써 발생될 수 있다. 클록 신호(66)는 약 16에서 66MHz 사이, 예로, 약 33MHz의 주파수 fclock를 가질 수 있다.
도 3A를 참조하면, 마스터 제어기(18')의 다른 실시예는 출력 전압과 공칭(nominal) 전압, 즉, Vout[n]-Vnom사이의 차이, 현재 출력 전압과 이전 클록 사이클에서의 출력 전압, 즉, Vout[n] -Vout[n-1]사이의 차이를 측정하기 위하여 출력 터미널(24)에 연결된 전압 샘플링 및 홀딩 회로(60')를 포함한다. 디지털 공칭 전압 Vnom은 외부 핀들에 의해 정해지고 디지털 아날로그(D/A) 변환기(68)에 의해 아날로그 전압으로 변환될 수 있다. 이 실시예에서, 샘플링 회로(60')에 의해 샘플된 전압 차들은 두 개의 A/D 변환기들(62')에 의해 두 개의 디지털 전압차 신호들로 변환된다. 전압 차들을 위해 필요한 변환의 더 작은 범위는(A/D 변환기(60')에 비해) 더 단순하고 빠른 A/D 변환기들의 사용을 허용한다. 디지털 제어 알고리즘은 A/D 변환기(62')로부터의 디지털 전압차 신호들, 출력 라인들(44c, 44d)로 부터의 출력 신호들 c1, c2, -, cn및 d1, d2, -, dn, 외부 클록으로부터의 클록 신호(66),디지털 공칭 전압 Vnom, 및 전류 제한 라인(44h)으로부터의 전류 제한 신호들(도 1A의 참조하여 아래에서 설명됨)을 받아들인다.
도 1 및 3을 참조하여, 디지털 제어 알고리즘(64)은 각 슬레이브(16)에서 트랜지스터들(30 및 32)을 제어하기 위해 타이밍 라인들(44a 및 44h)상에 제어 신호들 a1, a2, -, an, 및 b1, b2, -, bn의 세트를 발생시킨다. 현재 부하에 기초하여, 디지털 제어 알고리즘(64)은, 출력 터미널(22)에서 출력 전압 Vout을 실질적으로 공칭 전압 Vnom의 전압 허용범위 △Vnom유지하기 위해, 각 슬레이브의 스위치 상태, 즉, PMOS 트랜지스터(30)는 닫히고 NMOS 트랜지스터(32)는 열림, NMOS 트랜지스터(32)는 닫히고 PMOS 트랜지스터(30)는 열림, 또는 PMOS 트랜지스터(30) 및 NMOS 드랜지스터(32) 양쪽 모두 열림, 를 결정한다.
대안으로, 도 1A, 3A 및 13A를 참조하여, 마스터 제어기 18'는 제어 라인들(44a' 및 44b')상에 제어 신호들을 발생시키기 위해 각 슬레이브(16')에서 온칩 해석기(on-chip interpreter;48)에 의해 해석되는 하나 이상의 디지털 상태 제어 신호들을 발생시킬 수 있다. 도시된 바와 같이, 마스터 제어기(18')는 PMOS 상태 신호들 상태 제어 라인(44e)상에 e1, e2, -, en, 상태 제어 라인들(44f)상에 NMOS 상태 제어 신호들 f1, f2, -, fn, 및 상태 제어 라인들(44h)상에 연속/불연속 모드 동작 제어 신호들 h1, h2, -, hn을 발생시킨다. 특히, 슬레이브가 PMOS 전도 상태로 바뀔 때, 마스터 제어기는 PMOS 상태 제어 라인(44e)상에 펄스(49a)를 출력한다. 반대로, 슬레이브가 NMOS 전도 상태로 바뀔 때, 마스터 제어기(18')은 NMOS 상태 제어 라인(44f)상에 펄스(49b)를 출력한다. 온칩 해석기(48)는 상태 제어 라인(44e)상의 펄스(49a)의 상승 에지(rising edge)를, 제어 라인(44a')을 하이, 제어 라인(44b')을 로우로 정함으로써, 슬레이브(16)를 PMOS 상태로 바꾸라는 명령으로 해석한다. 역으로, 상태 제어 라인(44f)상의 펄스(49b')의 상승 에지는 온칩 해석기(48)에 의해, 제어 라인(44a')을 로우, 제어 라인(44b')을 하이로 정함으로써 슬레이브(16)를 NMOS 상태로 바꾸라는 명령으로 해석된다. 온칩 해석기는 상태 제어 라인들(44e 및 44f)상의 펄스들의 하강 에지(falling edge)들을 전류 센서들(40 및 42)내의 비교기들(56)을 각각 인에이블(enable) 시키라는 명령으로 해석할 수 있다.
연속 모드 동작이 인에이블되면(예, 제어 라인(44g)이 로우), 스위칭 회로는슬레이브 전류 Islave가 마이너스일 때 정상적으로 동작한다. 그러나, NMOS 트랜지스터(30)가 닫히고 불연속 모드 동작 제어 신호가 디스에이블(disable)되면(예, 제어 라인(44g)이 하이), 슬레이브를 통해 마이너스 전류가 흐르는 것을 방지하기 위해 NMOS 트랜지스터(30) 및 PMOS 트랜지스터(32)는 슬레이브 전류 Islave가 제로 아래로 떨어지면 열릴 것이다. 일반적으로, 더 효율적이기 때문에 마스터 제어기(18)는 슬레이브들이 불연속 모드로 동작하도록 한다. 그러나, 부하가 크고 빠르게 떨어진다면 연속 모드에서동작하는 것이 유리할 수 있다.
슬레이브들은 스위칭 회로를 통과하는 전류가 위험 레벨, 예, 15amps를 초과할 때, 자동적으로 슬레이브를 닫는(마스터 제어기로부터의 제어 신호들을 무시하는) 고장 보호 회로(fault protection circuit)를 또한 포함할 수 있다. 고장 보호 회로(68)가 활성화되면, 슬레이브는 마스터 제어기(18')에게 슬레이브가 불활성화되었다고 알리기 위해 디지털 신호를 전류 제한 라인들(도 3A)상에 보낸다. 슬레이브들은 다른 디지털 피드백 신호들을 발생시킬 수 있다. 예를 들어, 슬레이브는 스위칭 조절기의 상태를, 예, PMOS 및 NMOS 전도 상태에서의, 나타내는 디지털 상태 신호를 발생시키기 위해 상태 센서를 포함할 수 있다.
도 4와 관련하여, 클럭 사이클(Tclock), 예를 들어 약 30㎱이여서 클럭 주파수 (f clock)가 약 33㎒일 때, 디지털 컨트롤 알고리즘(64)은 컨트롤 방법(100)을 수행할 것이다. 컨트롤 알고리즘(64)은 슬리브(slave)에서 인덕터(34)로 흐르는 전류의 평가 전류값(Iestimate)을 결정한다(단계 102). 컨트롤 알고리즘(64)은 또한 출력단자(22)에서의 목표 출력전압을 나타내는 목표 전압(Vdes)을 계산(단계 104)하고, 출력 전압(Vout)이 실질적으로 목표 전압(Vdes)과 같게 되도록 인덕터를 통해서 부하로 흐르는 전류를 나타내는 목표 전체 전류(Itotal)를 계산한다(단계 106). 그런 다음, 디지털 컨트롤 알고리즘은 다음의 클럭 사이클 동안에 활성화되는 목표한 슬리브의 수를 결정(단계 108)하여, 각 슬리브에서의 목표 전류(Ides)를 계산한다(단계 110). 최종적으로, 컨트롤 알고리즘은 슬리브를 통해서 흐르는 전체 전류가 예컨데 목표 전류 에러(△Itotal) 범위내에서 목표 전체 전류(Itotal)와 같도록 각 슬리브의 제 1 트랜지스터(30) 또는 제 2 트랜지스터(32)를 조절한다(단계 112). 이러한 각 단계는 하기에서 보다 상세히 설명될 것이다. 그러나, 특정순서로 각 단계가 수행될 필요되지 않아도 된다. 예를 들어, 다양한 계산이 동시에 수행될 수 있으며, 이전의 클럭 사이클에서 수행되어 저장될 수 있다. 구체적으로, 목표 전압 및 목표 전류는 다음의 클럭 사이클에서 사용되기 위해 계산되고 저장된다.
도 1 및 5에서와 같이, 평가 전류값(Iestimate)은 단계 102에서 계산된다. 인덕터로 흐르는 전류의 변화율 즉 dI/dT는 인덕터 양단의 전압 Vinductor에 비례한다.
여기서, L은 중앙 단자(26)에서 출력 단자(22)로 흐르는 전류에 대한 인덕터의 인덕턴스 값을 나타낸다. PMOS 동작시에, 중앙 단자(26)는 입력 전압원에 연결되어, 인덕터(34) 양단의 전압 Vinductor즉 Vout- Vintermediate는 양의 값을 지니며, 이에 따라 인덕터를 통해서 흐르는 전류는 증가한다. 한편, NMOS 동작시에, 중앙 단자(26)은 접지와 연결되어 인덕터 양단의 전압 Vinductor는 음의 값을 지니며, 이에 따라 인덕터를 통해서 흐르는 전류는 감소한다. PMOS 동작시에, 슬리브 전류 Islave(이중 점선 70에 도시됨)는 하기와 같이 주어진다.
이에 반해, NMOS 동작시에, 슬리브 전류 Islave는 하기와 같이 주어진다.
평가 전류값 (Iestimate, 굵은선 72로 도시됨)은 각 클럭마다 조정된다. 구체적으로, PMOS 동작시에 평가 전류값은 각 클럭 사이클마다 △Iup만큼 증가하고, 이와 유사하게 NMOS 동작시에 평가 전류값은 각 클럭 사이클마다 △Idown만큼 감소한다. △Iup및 △Idown은 하기와 같이 주어진다.
여기서, L은 인덕터(34)의 인덕턴스이며, fclock은 클럭 주파수이다.
보통 값(normal value)이 △Iup및 △Idown을 결정하는 변수로서 사용되어 상승폭 및 하강폭은 스위칭 조정기(switching regulater)의 동작 중에 변화지 않는다. 이와 달리, Vin, Vout,f clock및 L의 하나 이상의 값이 측정되어 △Iup및 △Idown을 다시 계산하는 데 사용되어, 스위칭 조정기(10)의 동작 중에 상승폭 및 하강폭을 동적으로 조정하도록 제공된다. 불행히도, 인덕턴스(L) 및 입력 전압(Vin)은 정확히 알 수 없고, 시간에 따라 회로에 따라 변한다. 결과적으로, 실제 슬리버 전류값(Islave)에 대비하여 평가 전류값(Iestmate)을 체크할 필요가 있다. 각 클럭 사이클에서, 슬리브의 평가 전류값(Iestimate)은 전류 센서들(40 및 42)에서 나오는 출력 신호와 비교하여 체크된다. 계산치와 측정치가 일치하지 않다면, 계산치가 측정치에 매치되도록 조정한다.
도 6A 및 7A와 관련해서, PMOS 동작시에, 평가 전류값(Iestimate)이 상부 임계 전류(Ipcross)보다 낮으나 전류 센서(40)에서 나온 출력 신호(c1)이 높다면, 평가 전류값은 Ipcross에 매치되도록 증가된다. 도 6B 및 7B와 관련해서, 평가 전류(Iestimate)가 상부 임계 전류(Ipcross)보다 높으나 출력 신호(c1)이 낮다면, 평가 전류값(Iestimate)은 출력 신호(c1)가 높아질 때까지 Ipcross를 유지할 것이다. 도 6C 및 7C와 관련해서, NMOS 동작시에, 평가 전류값(Iestimate)이 하부 임계 전류(Incross)보다 높으나 전류 센서(42)에서 나오는 출력신호가 낮다면, 평가 전류(Iestimate)는 즉시 Incross에 매치되도록 감소한다. 도 6D 및 도 7D와 관련하여, 평가 전류값(Iestimate)가 하부 임계 전류(Incross) 이하로 떨어지나 출력 신호(d1)가 높다면, 평가 전류값(Iestimate)은 출력 신호(d1)가 낮아질 때까지 Incross값을 유지할 것이다. 평가 전류값(Iestimate)은 하기의 표 1에서와 같이 요약된다.
표 1
PMOS 동작 Iestimate〉 Ipcross c1high(고) △Iup만큼 Iestimate증가
c1low(저) Ipcross에서 Iestimate유지
Iestimate〈 Ipcross c1high(고) Ipcross까지 Iestimate증가
c1low(저) △Iup만큼 Iestimate증가
NMOS 동작 Iestimate〉 Incross c1high(고) △Iup만큼 Iestimate감소
c1low(저) Incross까지 Iestimate감소
Iestimate〈 Incross c1high(고) Incross에서 Iestimate유지
c1low(저) △Iup만큼 Iestimate증가
디지털 컨트롤 알고리즘은 스퓨리어스 신호가 임의적으로 평가 전류값을 조정하는 것을 막기 위해서 PMOS 동작 상태 및 NMOS 동작상태 사이의 스위칭한 후, 즉시 하나이상의 클럭 사이클 중에 전류 센서에서 나온 신호를 무시할 것이다.
비교기를 지나는 데 요구되는 스위칭 시간에 의해 형성되는 지연 시간(△Tdelay) 및 출력선(44c 또는 44d)을 통과하는 데 요구되는 전파시간은 평가 전류값을 결정하는 요소일 것이다. 예를 들어, 출력 신호(c1)가 평가 전류값이 낮은 상태에서 높은 상태로 변화될 때 평가 전류값(Iestimate)이 수정된다면, 주 컨트롤러는 출력신호(c1)의 변화를 감지할 때 보정값(correction factor, △Tdelay×△Iup×f switch)이 평가 전류값에 첨가되어 실제 전류값을 나타낸다. 이와 유사하게, 출력신호(d1)가 높은 상태에서 낮은 상태로 변화될 때 평가 전류값이 수정된다면, 보정값(△Tdelay×△Iup×f switch)만큼 평가 전류값은 감소할 것이다. 이와 달리, 임계 전류(Ipcross)는 보정값(△Tdelay×△Iup×f switch)만큼 감소할 것이고, 임계 전류(Incross)는 동일 효과로서 보정값(△Tdelay×△Iup×f switch)만큼 증가될 것이다(반면, 표 1에서와 같이 초기 Ipcross및 Incross를 유지함).
도 8과 관련해서, 단계 104에서 목표 전압(Vesired)은 출력전압(Vout)이 보통 전압(Vnormal)의 전압변화의 범위내를 유지하게 할 가능성을 증가시키도록 선택된다. 부하에서의 출력 전압(Vout)의 변화에 따른 효과가 이중점선(80)에 도시되어 있다. 구체적으로, 부하가 갑자기 증가할 때 전류는 커패시터(36)에서 부하(14)로 흘러 출력 전압(Vout)은 감소된다. 반대로, 스위칭 조정기에서의 부하가 갑자기 감소할 때, 커패시터(36)에 전하가 저장되어 출력 전압(Vout)은 증가된다. 이것은 출력 전압(Vout)을 전압차 예를 들어, 과도 전압(△Vexcess)만큼 증가시킨다.
컨트롤러(18)는 과도 전압(△Vexcess)을 감소시키기 위해 목표 전압(△Vdesired)을 선택한다. 스위칭 조정기의 부하가 최소값일 때, 부하는 오로지 증가될 수 있고, 따라서 출력전압(Vout)은 오로지 감소할 것이다. 이와 반대로, 스위칭 조정기의 부하가 최대값일 때, 부하는 오로지 감소할 것이고, 따라서 출력전압(Vout)은 오로지 증가할 것이다. 부하가 낮을 때, 목표 전압(Vdesired)은 보통 전압(Vnormal)보다 약간 큰 값으로 설정될 수 있다. 부하가 높을 때, 목표 전압(Vdesired)은 보통 전압(Vnormal)보다 약간 작은 값으로 설정될 수 있다. 굵은 선(82)에서 도시된 바와 같이, 이 기술은 과도 전압(△Vexcess)을 감소시켜 출력전압(Vout)이 보통 전압(Vnormal)의 목표 전압차(△Vnom)의 범위내를 유지하도록 하는 가능성을 증가시킨다. 따라서, 주어진 부하에서, 스위칭 조정기는 보다 작은 커패시터를 사용하여도 동일한 전압차를 유지할 수 있다. n+1 클럭 사이클 동안의 목표 전압(△Vdesired[n+1])은 다음과 같이 계산될 것이다.
여기서, Iload는 부하를 통해 흐르는 전류(하기의 식 8에서 계산됨)를 나타내고, Iload는 부하(14)를 통해 흐르는 최대 전류값을 나타내고, c1, c2는 피드백 상수를 나타내고, △Vswing은 전압차에 의해 허용되는 전압의 변화를 나타내는 데 즉△Vswing〈 △Vnom이다. 예를 들어, 보통 전압(Vnom)이 1.3 V이고, 전압차가 +/-6%이면, △Vnom는 약 78미리볼트일 것이고, △Vswing는 약 30미리볼트일 것이고, c1은 약 1.0, c2는 약 -0.9375일 것이다.
일단 단계 104에서 목표 전압(Vdesired)이 결정되면, 목표 전체 전류값(Itotal)은 단계 106에서 결정된다. 구체적으로, 목표 전압(Vdesired)으로 출력 단자(22)의 출력전압(Vout)을 유지시키기 위해 목표 전류(Itotal)는 고정된다. 일반적으로, 출력 전압(Vout)이 목표 전압(Vdesired)과 같다고 가정한다면, 인덕턴스를 통해 부하로 흐르는 전체 전류는 부하를 통해 흐르는 전류와 같다. 즉 Itotal= Iload. 그러나, 전압(Vout)이 목표 전압(Vdesired)과 다르면, 스위칭 조정기(10)를 통해서 흐르는 전류는 이 전압 에러를 보정하도록 조정될 것이다. 따라서, 목표 전체 전류(Itotal)는 다음과 같이 표현된다.
여기서, Iadjust는 전압 에러를 보정하기 위한 보정값(adjustment factor)이다.
도 9와 관련해서, 출력단자와 연결된 모든 커패시터가 슬리브내에 있다고 가정하면, 부하 전류(Iload)는 슬리브(16)에서 나온 출력전류(Iout(i))의 총합과 동일하다. 즉,
각 슬리브(16)의 출력전류(Iout(i))는 인덕턴스(34)를 통해서 흐르는 전류 즉 슬리브 전류(Islave(i)) 및 커패시터(36)를 통해서 흐르는 전류 즉 커패시터 전류(Icap(i))사이의 차와 같다.
따라서, 이 구조에서, 목표 전체 전류(Itotal)는 다음과 같이 표현된다.
슬리브 전류(Islave(i))를 정확히 알 수 없으나, 대략 각 슬리브에서 나오는 평가 전류(Iestimate)의 총합일 것이다. 추가적으로, 커패시터 전류(Icap(i))도 알 수 없다. 슬리브에서의 커패시터는 인던턱스(34)에서 일반선과 연결된 마이크로프로세서 바이패서 커패시터와 같은 하나이상의 커패시터로 대체될 수 있을 것이다. 그러나, 일반적으로 출력전압(Vout)이 변화된다면, 전류는 커패시터(36) 안으로 또는 밖으로 흐를 것임에 틀림없다.
결과적으로, 전체 커패시터 전류(Icap)는 다음으로 표현된다.
여기서, C는 출력단자와 접지사이에 연결된 전체 커패시터이며, △T는 클럭 주기, △Vout는 클럭 주기동안의 출력 전압의 변화를 나타낸다. 따라서, 부하 전류(Iload)는 일반적으로 하기와 같이 얻어질 수 있다.
도 3에 도시된 바와 같이, △Vout의 계산값 즉 Vout[n]-Vout[n-1]는 디지털 컨트롤 알고리즘(64)에 의해서 수행될 것이다. 반면에, 도 3A에 도시된 바와 같이, 전압차 Vout[n]- Vout[n-1]는 회로를 샘플링하고 유지(60')함으로서 제공된다.
조정 전류(Iadjust)는 측정한 출력전압(Vout)과 목표 전압(Vdesired)의 차에 직선적으로 비례할 것이다. 따라서, 목표 전체 전류(Itotal)는 하기에 의해서 계산될 것이다.
여기서 K는 조정 전류(Iadjust)를 결정하는 피드백 상수이다.
일단 전체 목표 전류(Itotal)가 결정되면, 컨트롤러(18)는 단계 108에서 얼마나 많은 슬리브가 활성상태인지를 결정한다. 전류 사이클을 위한 슬리브의 수는 이전의 클럭 사이클에서 계산될 것이다. 일반적으로, 활성 슬리브의 수는 목표 전체 전류에 비례할 것이다. 예를 들어, 각 슬리브(16)를 통과하는 최대 평균전류가 약 7A이므로, Itotal값이 0 내지 7A사이의 값이면 하나의 슬리브가 활성일 것이고, Itotal값이 7 내지 14A사이의 값이면 두 개의 슬리브가 활성일 것이다. 보다 구체적으로, 활성 슬리브의 수는 하기의 표 2와 같다.
표 2.
클럭 사이클 N동안의 활성 슬리브의 수 전체 전류 Itotal(A)
클럭 사이클 N+1 동안의 활성 슬리브의 수
1 0 〉Itotal≥7 7 〉Itotal≥14 14 ≥Itotal〉21 21 ≥Itotal〉28 28 〉Itotal
1 2 3 4 5
2 0 〉Itotal≥6 6 〉Itotal≥14 14 ≥Itotal〉21 21 ≥Itotal〉28 28 〉Itotal
1 2 3 4 5
3 0 〉Itotal≥6 6 〉Itotal≥12 12 ≥Itotal〉21 21 ≥Itotal〉28 28 〉Itotal
1 2 3 4 5
4 0 〉Itotal≥6 6 〉Itotal≥12 14 ≥Itotal〉18 18 ≥Itotal〉28 28 〉Itotal
1 2 3 4 5
5 0 〉Itotal≥6 6 〉Itotal≥12 12 ≥Itotal〉18 18 ≥Itotal〉24 24 〉Itotal
1 2 3 4 5
일단 목표 전체 전류(Itotal) 및 활성 슬리브의 수의 수가 결정되면, 목표 전압(Idesired)은 단계 110에서 각 슬리브에서 계산될 것이다. 구체적으로, 목표 전압(Idesired)은 전체 전류(Itotal)를 활성 슬리브의 수로 나눈 값이 될 것이다.
일단 목표 전류(Idesired)가 각 활성 슬리브에서 계산된다면, 각 활성 슬리브의 스위칭 회로는 조절되어(단계 112), 활성 슬리브로 흐르는 평균 전류는 실질적으로 목표 전류(Idesired)와 같고, 스위칭 조정기를 통해 흐르는 전류는 실질적으로 Itotal과 같다. 따라서, 상기 스위칭 조정기(switching regulator)(10)에서 흘러나오는 전류는 상기 부하(load)(12)로 흘러들어가는 전류와 일치함으로써 목표 전압(Vdesired)에서의 출력 전압을 유지한다. 잔여 슬레이브, 예를 들어 비 능동적인 슬레이브들 (slaves)은 끊어진다 즉, PMOS 트랜지스터(30)와 NMOS 트랜지스터(32)가 개방 상태로 된다.
제어 알고리즘들의 변화는 상기 스위칭 조정기를 통과하는 전체 전류가 요구된 전체 전류(Itotal)와 대체로 동일하도록 능동 슬레이브들(active slaves)의 상기 스위칭 회로들을 제어하는 것이 가능하다. 일반적으로, 상기 제어 알고리즘은 다음 요소들 1) 모든 슬레이브들이 상기 부하에서 변화에 신속한 반응을 위해 동시에 스위치 온 또는 오프가 되도록 하는 것, 2) 상기 슬레이브들이 전압 리플을 최소화하기 위해 요구된 위상 오프셋에서 동작하는 것을 보장하는 것, 3) 대체로 일정한 레벨에서 전압을 유지하기 위해 요구된 전류와 동일한 평균 전류를 유지하는 것, 그리고 4) 요구된 스위칭 주파수에서 스위칭하는 것의 균형을 잡기 위해 선택된다.
도 10에 대하여 설명하면, 상기 능동 슬레이브들 중의 하나가 예를 들면, 미리 결정된 선택 패턴에 근거하여 기준 슬레이브로 선택된다(단계 120). 예를 들면, 특정한 슬레이브가 기준 슬레이브로 지정되거나 또는 기준 슬레이브는 상기 슬레이브들을 통해 순환된다. 이하에서 논의된 대로, 나머지 슬레이브들 즉, 비기준 슬레이브들(non-reference slaves)의 작용은 기준 슬레이브의 작용에 구속된다. 상기 기준 슬레이브는 상기 스위칭 조정기가 파워-업(power-up)되거나 또는 능동 슬레이브들의 수가 변화하는 각 시간에서 선택된다. 상기 기준 슬레이브가 선택되면, 요구된 위상 오프셋은 비기준 슬레이브 각각을 위해 계산된다(단계 122). 요구된 위상 오프셋들은 능동 슬레이브들의 수가 변화하는 각 시간을 결정한다. 비기준 슬레이브들은 요구된 위상 오프셋들에서 동작하도록 제어될 것이다.
각 클럭 주기, 상위 전류 제한(Iupper)과 하위 전류 제한(Ilower)을 포함하는 두 개의 전류 제한들은 상기 기준 슬레이브를 위해 계산된다(단계 124). 최종적으로, 상기 기준 슬레이브는 기준 슬레이브 제어 알고리즘에 근거하여 제어되며(단계 126), 그리고 상기 비기준 슬레이브들은 비기준 슬레이브 제어 알고리즘에 근거하여 제어된다(단계 128). 몇몇 실행들에서, 상기 기준 슬레이브는 평가된 전류(Iestimate)와 상기 상위 및 하위 전류 제한의(Iupper와 Ilower) 비교에 근거하여 제어되며, 그리고 상기 비기준 슬레이브들은 상기 요구된 위상 오프셋에 근거하여 제어된다. 물론, 도 10에서 도시된 단계들의 순서는 본보기이며, 상기 단계들은 다른 순서로 병행하여 수행될 수 있다. 예를 들면, 어느 특별한 클럭 주기에서, 전류 제한들은 위상 오프셋들 전에 계산될 수 있으며, 그리고 만약 슬레이브들이 이전 클럭주기들에서 계산되고 저장된 전류 제한들과 위상 오프셋들에 근거하여 제어된다면 계산 단계들은 제어단계들 다음에 발생할 수 있다.
단계 122에서, 비기준 슬레이브 각각을 위해, 상기 제어 알고리즘은 기준 슬레이브와 비기준 슬레이브들 사이의 PMOS와 NMOS 전도 상태(conduction state)의 개시에서 요구된 시간 지연을 나타내는 요구된 위상 오프셋 Ф(i)을 계산한다. 예를 들면, 만약 두 개의 슬레이브가 구동된다면, 그것들은 180°위상을 넘게되며, 그리고 시간 지연은 스위칭 구간(T)의 1/2 즉, Ф(1)=1/2 T 과 같게된다. 만약 세 개의 슬레이브들이 구동된다면, 그것들은 120°위상을 넘게되며, 그리고 시간 지연들은 (Ф (1), Ф(2)) 각각 스위칭 구간의 1/3과 2/3와 같게된다. 위상외 슬레이브들을 동작함으로써, 각 슬레이브로부터의 전류 리플들은 적어도 부분적으로 상쇄될 것이며, 그 때문에 스위칭 조정기로부터 더욱 일정한 출력 전류가 제공된다. 요구된 위상 오프셋들은 테이블 3에 의해 요약된다.
요구된 위상오프셋 능동 슬레이브들의 수
1 2 3 4 5
Ф(0)[기준] 0 0 0 0 0
Ф(1) 1/2 T 1/3 T 1/4 T 1/5 T
Ф(2) 2/3 T 1/2 T 2/5 T
Ф(3) 3/4 T 3/5 T
Ф(4) 4/5 T
테이블 3
상기 상위 및 하위 전류 제한들은(Iupper와 Ilower) 기준 슬레이브(16)를 통한 평균 전류가 요구된 전류(Idesired)와 동일하도록 단계 124에서 기준 슬레이브를 위해 계산된다. 특히, 상위 전류 제한(Iupper)과 하위 전류 제한(Ilower)은 다음과 같이 계산된다.
Iupper= Idesired+ 1/2△I0Ilower= Idesired- 1/2△I0(13)
여기서 △I0는 기준 슬레이브의 대역폭이다. 상기 대역폭(△I0)은 요구된 스위칭 주파수에 근거하여 세트되며, 다음과 같다.
(14)
여기서 fswitch는 요구된 스위칭 주파수이다. 상기 요구된 스위칭 주파수는 적당한 전력 효율을 유지하는 동안에 좋은 다이내믹 응답을 제공하기 위하여 선택된다. 일반적으로, 스위칭 주파수의 증가는 전류 리플을 감소시키지만 스위칭 조정기를 비효율적으로 만든다. 반대로, 스위칭 주파수의 감소는 스위칭 조정기의 전력 효율을 개선시키지만 전류 리플을 증가시킨다. 스위칭 주파수는 약 0.5 내지 5.0㎒,예를 들면, 약 1㎒의 범위에 있어야 한다. 요구된 스위칭 주파수를 제공하기 위한 대역폭 계산은 식 (14)에서 다른 변수들의 측정된 값 또는 공칭값을 근거로 한다.
기준 슬레이브를 제어하는 마스터 제어기(master controller)(18)의 주요 작동의 한 실행은 도 11-12와 관련하여 설명될 것이다. 전술한 바와 같이, 상기 마스터 제어기(18)는 단계102에서 평가된 전류(Iestimate)(솔리드 라인(70)에 의해 도시됨)를 계산한다. 상기 마스터 제어기는(18) 단계 122에서 상위 전류 제한(Iupper) (솔리드 라인(72)에 의해 도시됨)과 하위 전류 제한(Ilower)(솔리드 라인(74)에 의해 도시됨)도 계산한다. 디지털 제어 알고리즘(64)은 제 1 과 제 2 트랜지스터(30과32)를 스위치할지를 결정하기 위해 기준 슬레이브의 평가된 전류(Iestimate)와 상위 및 하위 전류 제한(Iupper와 Ilower)을 비교한다. 특히, 평가된 전류(Iestimate)가 상위 전류 제한(Iupper)을 초과할 때, NMOS 트랜지스터(32)는 닫혀지며, PMOS 트랜지스터는 개방된다. 그 때문에 중간 터미널(26)이 접지에 연결된다. 반면에, 평가된 전류(Iestimate)가 하위 전류 제한(Ilower)이하로 떨어질 때, NMOS 트랜지스터(32)는 개방되며 PMOS 트랜지스터(30)는 닫혀진다. 그 때문에 중간 터미널(26)은 입력 전압소스(12)에 연결된다. 결과적으로, 평가된 전류(Iestimate)가 기준 슬레이브를 통과하는 전류(Islave)(가상라인(76)에 의해 도시됨)를 정확히 나타낸다고 가정하면, 기준 슬레이브 전류(Islave)는 상위와 하위 제한(Iupper와 Ilower) 사이에서 진동하며, 그리고 평균 전류 기준 슬레이브 전류는 대략 요구된 전류(Idesired)(가상라인(78)에 의해 도시됨)와 동일하다.
도 1A에서 도시된 스위칭 조정기(10')에서, 평가된 전류가(Iestimate) 상위 전류 제한을(Iupper) 초과할 때, 마스터 제어기(18')는 상태 제어 라인(44f)상에 펄스 (49b)를 출력한다. 이러한 펄스는 PMOS 트랜지스터를(30)(도 13A의 하부로 향하는 제어 라인(44a)에 의해 도시됨) 개방하며 NMOS 트랜지스터(32)를 닫기 위한 명령으로 온-칩 해석기(on-chip interpreter)(48)에 의해 해석된다. 반면에, 평가된 전류(Iestimate)가 하위 전류 제한(Iupper)이하로 떨어질 때, 마스터 제어기는 NMOS 트랜지스터(32)를 개방하며, PMOS 트랜지스터(30)를(도 13A의 상부로 향하는 제어 라인 (44a)에 의해 도시됨) 닫게 만드는 상태 제어 라인(44e) 상에 펄스(49a)를 출력한다.
상위 및 하위 전류 제한(Iupper와 Ilower)은 기준 슬레이브에서 흘러나오는 평균 전류가 요구된 전류와 일치되는 것을 보장하기 위한 스위칭 회로(24)를 제어하기 위해 사용된다. 예를 들면, 만약 부하가 증가한다면, 요구된 전류(Idesired)가 증가되며, 전류 제한(Iupper와 Ilower)이 증가된다. 반면에, 만약 부하가 감소한다면, 요구된 전류(Idesired)가 감소되며, 전류 제한(Iupper와 Ilower)이 감소된다. 부가하여, 부하가 대체로 일정하다면, 상위 및 하위 전류 제한(Iupper와 Ilower) 사이의 대역폭은 (△I0) 스위칭 회로(24)의 스위칭 주파수를 세트시킨다.
제어 알고리즘의 변화는 요구된 전류와 위상 오프셋을 얻기 위하여 비기준 슬레이브들의 스위칭 회로를 제어하는 것이 가능하다. 도 14와 15에 관해서 설명하면, 디지털 제어 알고리즘(64)의 한 실행에서, 비기준 슬레이브들은 전류 제한들 중의 하나와 기준 슬레이브에서 트랜지스터들 중 하나의 스위칭 시간에 근거하여 제어된다. 간단히 말해서, 비기준 슬레이브들은 두 가지 경우에 의해 트리거된다. 상기 두 가지 경우는 슬레이브를 위한 평가된 전류가 전류 제한들 중의 하나를 통과할 때, 그리고 기준 슬레이브가 다른 전류 제한 때문에 스위치될 때, 위상 오프셋의 만료가 시작되는 것을 말한다.
특히, 비기준 슬레이브의 평가된 전류가(Iestimate) 상위 전류 제한을 (Iupper)(기준 슬레이브를 위한 식(12)에서 계산됨) 초과할 때, 비기준 슬레이브는 그것의 NMOS 전도 상태를 개시한다 즉, PMOS 트랜지스터가(30) 개방되며 NMOS 트랜지스터(32)가 닫혀진다. 디지털 제어 알고리즘은 하나 이상의 위상 오프셋 타이머를 포함할 수 있다. 상기 위상 오프셋 타이머는 비기준 슬레이브들의 PMOS 전도 상태를 트리거하기 위해 사용된다. 특히, 상기 타이머는 기준 슬레이브가 그것의 PMOS 전도 상태를 개시할 때 시작된다. 각 클럭 주기, 타이머는 비기준 슬레이브 각각의 요구된 위상 오프셋과(Ф(i)) 비교된다. 특별한 비기준 슬레이브와 관련된 상기 오프셋 시간(Ф(i))이 만료될 때, 비기준 슬레이브는 그것의 PMOS 전도 상태를 개시한다 즉, NMOS 트랜지스터(32)가 개방되며 PMOS 트랜지스터는 닫혀진다. 그래서, 상기 위상 오프셋(Ф(i))은 NMOS 전도 상태의 개시에서 기준과 비기준 슬레이브들 사이의 지연을 결정한다. 물론, 비기준 슬레이브가 하위 전류 제한(Ilower) 이하로 떨어질 때 트리거된 PMOS 전도 상태와 기준 슬레이브가 그것의 NMOS 전도 상태를 개시할 때 구동된 타이머에 의해 트리거링 계획은 반대로 될 수 있다.
도 16 및 17을 참조하면, 디지털 제어 알고리즘(64)의 제 2 실행에서, 상위 및 하위 전류 한계(Iupper(i) 및 Ilower(i))는 각각의 비기준 슬레이브에 대해 계산된다. 상위 및 하위 전류 한계는 비 기준 슬레이브(16)를 통한 평균 전류가 목표 전류(Idesired)와 동일하도록 선택된다. 각 슬레이브가 고유의 전류 한계를 가지므로,각 슬레이브의 대역폭(ΔIi)은 슬레이브에 대한 스위칭 주파수를 제어한다. 특히, 스위칭 주기(T)는 다음 식에 의해 계산된다.
기준 슬레이브와 비 기준 슬레이브 사이의 위상차를 조정하기 위해, 비 기준 슬레이브의 대역폭(ΔIi)은 자신의 스위칭 주파수를 변화시키기 위해 조정된다. 이는 기준 슬레이브에 대해 비 기준 슬레이브를 감속 또는 가속함으로써, PMOS와 NMOS 도전 상태 사이의 시간차를 변경시킨다. 일단 목표한 위상차가 달성되면, 비 기준 슬레이브의 대역폭은 두 슬레이브의 스위칭 주파수가 매칭되도록 다시 조정된다. 비 기준 슬레이브의 대역폭을 조정하기 위해, 디지털 제어 알고리즘(64)은 두 슬레이브의 NMOS 및 PMOS 도전 상태의 온셋 사이의 실제적인 시간 지연(TN및 TP)를 측정한다. 이어, 대역폭(ΔIi)은 목표치와 실제 시간 지연 사이의 에러 또는 차에 비례하는 피드백 기간을 포함하여 목표한 대역폭과 동일하게 셋팅된다. 예를 들어, 대역폭(ΔIi)은 다음과 같이 계산된다.
여기서, K1및 K2는 피드백 에러 상수이며, (ΔI0)는 등식(13)에서 계산된 목표 대역폭이다. 이어, 상위 전류 한계(Iupper(i)) 및 하위 전류 한계(Ilower(i))가 다음과 같이 계산된다.
상위 및 하위 전류(Iupper(i) 및Ilower(i))는 비 기준 슬레이브의 제 1 및 제 2 트랜지스터(30 및 32)를 트리거링하기 위해 사용된다. 특히, 평가 전류(Iestimate(i))가 상위 전류 한계(Iupper(i))를 초과할 경우, PMOS 트랜지스터(30)는 개방되며 NMOS 트랜지스터(32)는 도통된다. 반면에, 평가 전류(Iestimate(i))가 하위 전류 한계(Ilower(i)) 이하로 떨어지는 경우, NMOS 트랜지스터(32)는 개방되고 PMOS 트랜지스터(30)은 도통된다. 결과적으로, 평가 전류(Iestimate(i))가 정확하게 슬레이브를 통과하는 전류(Islave(i))를 나타낸다고 가정하면, 슬레이브 전류(Islave(i))는 상위 전류(Iupper(i))와 하위 전류(Ilower(i))사이에서 진동한다. 따라서, 슬레이브를 통과하는 평균 전류는 Idesired(i)와 거의 같으며, 스위칭 조정기를 통과하는 전체 전류는 전체 목표 전류(Itotal)와 거의 같다. 상위 및 하위 전류 한계는 슬레이브로부터의 평균 전체 출력 전류가 부하와 매칭되도록 셋팅된다.
도 18-23에 따르면, 제 3 실행에서, 디지털 제어 알고리즘(64)은 각 비 기준 슬레이브(16)에 대한 "고스트(ghost)" 전류를 계산한다. 고스트 전류(Ighost(i))는 전류 한계 및 목표 위상 오프셋이 주어진 상기 슬레이브를 통해 흐르는 목표 전류를 나타낸다. 각 비 기준 슬레이브는 비 기준 슬레이브에 대한 평가전류(Iestimate(i))와 고스트 전류(Ighost(i))를 비교함으로써 제어된다.
고스트 전류는 평가 전류의 계산과 유사한 방식으로 계산될 수도 있다: 고스트 PMOS 도전 상태 동안, 고스트 전류(Ighost(i))(도 12의 실선으로 도시됨)는 각 클록 사이클 마다 램프-업 값(ΔIup-ghost) 만큼 증가되며, 고스트 NMOS 도전 상태 동안, 고스트 전류(Ighost(i))는 각 클록 사이클 마다 램프-다운 값(ΔIup-ghost) 만큼 감소한다. 그러나, 만일 고스트 전류(Ighost(i))가 상위 전류 한계(Iupper(i))를 초과하는 경우, 고스트 전류는 상위 전류 한계(Iupper)와 동일하게 셋팅된다. 유사하게, 만일 고스트 전류(Ighost(i))가 하위 전류 한계(Ilower(i))보다 떨어지는 경우, 고스트 전류는 하위 전류 한계(Ilower)와 동일하게 셋팅된다.
고스트 전류 도전 상태는 기준 슬레이브의 스위칭 및 목표 위상 오프셋에 의해 트리거링 된다(도 20 및 21 참조). 특히, 고스트는 기준 슬레이브가 PMOS 도전 상태로 스위칭된 후, 목표 위상 오프셋(Φ(i))에서의 고스트 NMOS 도전 상태로 스위칭한다.
전술한 바와 같이, 비 기준 슬레이브의 스위칭은 비 기준 슬레이브(도 23의 실선(86)으로 도시됨)에 대한 평가 전류(Iestimate(i))와 비 기준 슬레이브(도 23의 점선(84)으로 도시됨)에 대한 고스트 전류(Ighost(i))를 비교함으로써 제어된다. 특히, 비 기준 슬레이브는 PMOS 도전 상태에서 있으며, 고스트는 NMOS 도전 상태에있고 평가 전류(Iestimate(i))는 고스트 전류(Ighost(i))를 초과하는 경우, 슬레이브는 NMOS 도전 상태로 스위칭 할 것이다. 유사하게, 비 기준 슬레이브는 NMOS 도전 상태에서 있으며, 고스트는 PMOS 도전 상태에 있고 평가 전류(Iestimate(i))는 고스트 전류(Ighost(i)) 이하로 떨어지는 경우, 슬레이브는 PMOS 도전 상태로 스위칭 할 것이다. 다시 말해, 슬레이브가 스위칭 할 경우, 평가 전류는 고스트 전류를 방해하여 두 전류는 반대의 경사도를 갖는다. 따라서, 슬레이브는 고스트 전류를 효과적으로 트래킹하기 위해 스위칭된다.
게다가, 만일 고스트 전류가 PMOS 도전 상태에 있으면, 평가 전류(Iestimate(i))가 전류 오프셋(Iover) 만큼 고스트 전류(Ighost(i))를 초과한 경우, 비 기준 슬레이브는 NMOS 도전 상태로 스위칭 할 것이며, 만일 고스트 전류가 NMOS 도전 상태에 있다면, 평가 전류(Iestimate(i))가 전류 오프셋(Iunder) 만큼 고스트 전류(Ighost(i)) 이하로 떨어지는 경우, 비 기준 슬레이브는 PMOS 도전 상태로 스위칭 될 것이다. 만일 고스트 전류가 신속하게 변화하는 경우, 이는 슬레이브 전류가 고스트 전류를 트래킹하는 것을 보장한다.
도 24-27을 참조하면, 제 4 실행에서, 디지털 제어 알고리즘(64)은 기준 슬레이브 및 비 기준 슬레이브에 대한 고스트 전류를 계산하며, 기준 슬레이브 및 비 기준 슬레이브는 평가 전류(Iestimate(i))와 고스트 전류(Ighost(i))를 비교함으로써 제어된다.
도 25를 참조하면, 디지털 제어 알고리즘(64)은 예를 들어 1MHz의 목표 스위칭 주파수와 거의 동일한 스위칭 주파수 및 예를 들어 Vout/Vin인 목표 듀티 사이클과 거의 같은 스위칭 주파수를 갖는 클록 신호(90)를 발생시킨다. 듀티 사이클은 명목상의 Vin및 Vnom값에 기초하여 고정될 수도 있다. 클록 신호(90)는 각 고스트의 고스트 도전 상태를 제어하는데 사용된다. 특히, 클록 신호는 능동 슬레이브에 대해 발생할 수도 있으며, 각 클록 신호는 목표 위상 오프셋(phi(i))에 의해 오프셋된다. 고스트는 슬레이브와 관련된 클록 신호(90)가 하이일 경우 고스트 PMOS 도전 상태에 있을 것이며, 슬레이브와 관련된 클록 신호(90)가 로우일 경우 고스트 NMOS 도전 상태에 있을 것이다. 예를 들어, 만일 세개의 슬레이브가 능동적이면, 세번째 고스트는 기준 슬레이브가 PMOS 도전 상태로 스위칭된 후 목표 위상 오프셋(phi(i))에서 제 2 고스트 이후의 1/3 스위칭 주기 후 및 제 1 고스트 이후의 2/3 스위칭 주기 후에 스위칭한다.
도 25 및 26에 도시된 대로, 고스트 전류는 제 3 실행 및 도 18을 참조하여 논의된 고스트 전류의 계산과 유사한 방식으로 계산된다: 고스트 PMOS 도전 상태 동안, 고스트 전류(Ighost(i))(도 26의 실선(92)으로 도시됨)은 각 클록 사이클 마다 램프-업 값(ΔIup-ghost) 만큼 증가되며, 고스트 NMOS 도전 상태 동안, 고스트 전류(Ighost(i))는 각 클록 사이클 마다 램프-다운 값(ΔIup-ghost) 만큼 감소한다. 그러나, 만일 고스트 전류(Ighost(i))가 상위 전류 한계(Iupper(i))를 초과하는 경우, 고스트 전류는 상위 전류 한계(Iupper)와 동일하게 셋팅된다. 유사하게, 만일 고스트 전류(Ighost(i))가 하위 전류 한계(Ilower(i))이하로. 떨어지는 경우, 고스트 전류는 하위 전류 한계(Ilower)와 동일하게 셋팅된다.
도 24 및 27을 참조하면, 전술한 대로, 비 기준 슬레이브의 스위칭은 비 기준 슬레이브(실선(94)으로 도시됨)에 대한 평가 전류(Iestimate(i))와 비 기준 슬레이브(점선(92)으로 도시됨)에 대한 고스트 전류(Ighost(i))를 비교함으로써 제어된다. 특히, 비 기준 슬레이브가 PMOS 도전 상태에서 있으며, 고스트는 NMOS 도전 상태에 있고 평가 전류(Iestimate(i))는 고스트 전류(Ighost(i))를 초과하는 경우, 슬레이브는 NMOS 도전 상태로 스위칭 할 것이다. 유사하게, 비 기준 슬레이브는 NMOS 도전 상태에서 있으며, 고스트는 PMOS 도전 상태에 있고 평가 전류(Iestimate(i))는 고스트 전류(Ighost(i)) 이하로 떨어지는 경우, 슬레이브는 PMOS 도전 상태로 스위칭 할 것이다. 다시 말해, 슬레이브가 스위칭 할 경우, 평가 전류는 고스트 전류를 방해하여 두 전류는 반대의 경사도를 갖는다. 따라서, 슬레이브는 고스트 전류를 효과적으로 트래킹하기 위해 스위칭된다.
게다가, 비 기준 슬레이브는 평가 전류(Iestimate(i))가 상위 전류 한계(Iupper(i))를 초과하는 경우 NMOS 도전 상태로 스위칭 하거나, 평가 전류(Iestimate(i))가 하위 전류 한계(Ilower(i)) 이하로 떨어지는 경우, PMOS 도전 상태로 스위칭 될 것이다. 효과를 감소시킬 초과 스위칭을 방지하기 위해, 고스트의 램프-업 및 램프-다운 값(ΔIup-ghost및 ΔIdown-ghost)은 예를 들어 20-25% 만큼 평가 전류와 비교하여 램프-업 및 램프-다운 값(ΔIup및 ΔIdown) 보다 더 작게 셋팅될 수 있다. 택일적으로, 고스트 전류는 소정의 프리세팅된 이득 만큼 상위 전류 한계(Iupper)를 초과하거나 하위 전류 한계(Ilower) 이하로 떨어질 수 있다.

Claims (122)

  1. 입력 전압 소스에 연결되는 입력 단자, 로드에 연결되는 출력 단자 및 상기 입력 단자와 출력 단자를 선택적으로 연결하고 분리하는 다수의 스위칭 회로를 포함하는 전압 조정기를 동작시키는 방법으로서,
    a) 상기 각각의 스위칭 회로에 대하여, 상기 스위칭 회로와 관련된 인덕터를 통과하는 전류를 나타내는 평가 전류를 계산하는 단계;
    b) 상기 출력 단자에서 출력 전압을 거의 일정하게 유지시키는 상기 인덕터를 통과할 전체 목표 출력 전류를 계산하는 단계; 및
    c) 상기 인덕터를 통과하는 전체 전류가 상기 전체 목표 출력 전류와 거의 일치하도록 상기 평가 전류 및 전체 목표 출력 전류를 기초로 상기 스위칭 회로를 제어하는 단계를 포함하는 전압 조정기 동작 방법.
  2. 제 1항에 있어서, 상기 단계 a) 내지 c)는 반복되는 것을 특징으로 하는 전압 조정기 동작 방법.
  3. 제 1항에 있어서, 상기 단계 a) 내지 c)는 상기 스위칭 회로의 목표 스위칭 주파수fswitch보다 빠른 클록 주파수fclock에서 반복되는 것을 특징으로 하는 전압 조정기 동작 방법.
  4. 제 1항에 있어서, 상기 전체 목표 출력 전류를 계산하는 단계는 상기 스위칭 회로를 통과하는 전체 전류를 결정하는 단계 및 상기 출력 단자에 연결된 캐패시터로 또는 캐패시터로부터 흐르는 용량성 전류를 결정하는 단계를 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  5. 제 4항에 있어서, 상기 스위칭 회로를 통과하는 전체 전류를 결정하는 단계는 각각의 인덕터에 대한 평가 전류를 합산하는 단계를 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  6. 제 4항에 있어서, 상기 용량성 전류를 결정하는 단계는 상기 출력 전압에서의 변화를 측정하는 단계를 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  7. 제 6항에 있어서, 상기 용량성 전류는 다음 식:
    ICAP=으로부터 계산되며, 여기서 C는 출력 단자에 연결된 캐패시터의 전체 캐패시턴스이고, ΔVout는 일 클록 사이클에서 출력 전압의 변화이며, ΔT는 상기 클록 사이클의 주기인 것을 특징으로 하는 전압 조정기 동작 방법.
  8. 제 4항에 있어서, 상기 전체 목표 출력 전류를 계산하는 단계는 상기 출력전압에서의 에러를 교정하기 위한 조정 전류를 결정하는 단계를 더 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  9. 제 8항에 있어서, 상기 조정 전류는 상기 출력 전압 및 목표 전압사이의 차에 비례하는 것을 특징으로 하는 전압 조정기 동작 방법.
  10. 제 9항에 있어서, 전류가 소정 전류 레벨 보다 클 때 상기 목표 전압을 증가시키는 단계 및 전류가 소정 전류 레벨 보다 낮을 때 상기 목표 전압을 감소시키는 단계를 더 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  11. 제 1항에 있어서, 다수의 액티브 스위칭 회로를 결정하는 단계를 더 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  12. 제 11항에 있어서, 상기 액티브 스위칭 회로의 수는 상기 전체 목표 전류에 비례하는 것을 특징으로 하는 전압 조정기 동작 방법.
  13. 제 12항에 있어서, 새로운 수의 액티브 슬래이브는 홀수의 액티브 스위칭 회로 및 상기 전체 목표 전류를 기초로 하는 것을 특징으로 하는 전압 조정기 동작 방법.
  14. 제 12항에 있어서, 액티브 슬래이브의 수의 결정은 액티브 스위칭 회로의 수의 과도한 변동을 방지하도록 히스테리시스 효과를 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  15. 제 11항에 있어서, 각각의 스위칭 회로에 대한 개별적인 목표 출력 전류를 계산하는 단계를 더 포함하며, 상기 개별적인 목표 출력 전류의 합은 상기 전체 목표 출력 전류와 동일한 것을 특징으로 하는 전압 조정기 동작 방법.
  16. 제 15항에 있어서, 상기 액티브 스위칭 회로에 대한 개별적인 목표 전류는 상기 액티브 스위칭 회로의 수로 나누어진 전체 목표 전류와 유사한 것을 특징으로 하는 전압 조정기 동작 방법.
  17. 제 15항에 있어서, 인엑티브 슬래이브에 대한 상기 개별적인 목표 전류는 거의 제로인 것을 특징으로 하는 전압 조정기 동작 방법.
  18. 제 1항에 있어서, 상기 전체 목표 전류를 계산하는 단계는 공칭 전압의 전류 공차내에 있는 목표 전압을 결정하는 단계를 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  19. 제 18항에 있어서, 상기 목표 전압을 결정하는 단계는 전류가 최대 전류 근방에 있을 때 상기 목표 전압을 상기 공칭 전압 보다 높게 설정하는 단계 및 전류가 제로 근방에 있을 때 상기 목표 전압을 상기 공칭 전압보다 낮게 설정하는 단계를 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  20. 제 18항에 있어서, 상기 목표 전압을 결정하는 단계는 현재 전압 및 이전 클록 사이클로부터의 목표 전압사이의 차에 비례하는 항목만큼 상기 목표 전압을 조절하는 단계를 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  21. 제 20항에 있어서, 클록 사이클n+1에 대한 상기 목표 전압Vdesired[n+1]은 다음 식에 의해 결정되며,
    Vdesired[n+1]= c1Vnom+ c2(Vnom-Vdesired[n])+(c1+c2)·ΔVswing(5)
    여기서, Vnom은 공칭 전압이고, Vdesired[n]은 클록n으로부터의 목표 전압이며, Iload는 로드를 통과하는 전류이며, Imax는 로드를 통과하도록 허용된 최대 전류이며, ΔVswing은 전압 공차에 의하여 허용되는 전압 변동분이며, c1및 c2는 피드백 상수인 것을 특징으로 하는 전압 조정기 동작 방법.
  22. 입력 전압 소스에 연결되는 입력 단자 및 로드에 연결되는 출력 단자를 가지는 전압 조정기로서,
    a) 디지털 제어 신호에 따라 입력 단자와 출력 단자를 단속적으로 연결시키는 다수의 스위칭 회로;
    b) 출력 단자에서 DC 출력 전압을 제공하며, 각각 인덕터를 포함하는 다수의 필터;
    c) 상기 스위칭 회로를 통과하는 전류로부터 유도되는 다수의 피드백 신호를 발생시키는 다수의 전류 센서; 및
    d) 상기 다수의 피드백 신호를 수신하고 이용하는 디지털 제어기를 포함하며,
    상기 디지털 제어기는
    ⅰ) 상기 각각의 스위칭 회로에 대하여, 상기 스위칭 회로와 관련된 인덕터를 통과하는 전류를 나타내는 평가 전류를 계산하며,
    ⅱ) 상기 출력 단자에서 출력 전압을 거의 일정하게 유지시키는 상기 인덕터를 통과할 전체 목표 출력 전류를 계산하는 단계, 그리고
    ⅲ) 상기 인덕터를 통과하는 전체 전류가 상기 전체 목표 출력 전류와 거의 일치하도록 상기 평가 전류 및 전체 목표 출력 전류를 기초로 디지털 제어 신호를 발생시키도록 하는 전압 조정기.
  23. 출력 단자의 출력 전압을 거의 일정하게 유지하기 위하여 전압 조정기에서 스위칭 회로를 통과하는 전체 목표 전류를 결정하는 방법으로서,
    상기 스위칭 회로는 입력 전압 소스에 연결되는 입력 단자와 로드에 연결되는 출력 단자를 단속적으로 연결시키며, 상기 전압 조정기는 상기 출력 단자에 연결된 적어도 하나의 캐패시터를 포함하며, 상기 방법은:
    제 1시간에 상기 출력 단자의 제 1출력 전압을 측정하는 단계;
    제 2시간에 상기 출력 단자의 제 2출력 전압을 측정하는 단계;
    상기 인덕터를 통하여 흐르는 전류를 나타내는 평가 전류를 계산하는 단계;
    상기 제 1출력 전압 및 제 2출력 전압사이의 차를 기초로 상기 적어도 하나의 캐패시터로 또는 캐패시터로부터 흐르는 전류를 나타내는 캐패시턴스 전류를 계산하는 단계;
    목표 전압 및 상기 제 1과 제 2출력 전압중 하나사이의 차를 기초로 교정 전류를 계산하는 단계; 및
    상기 평과 전류와 교정 전류의 합 및 상기 캐패시턴스 전류사이의 차로부터 전압 조정기에 대한 전체 목표 전류를 계산하는 단계를 포함하는 전체 목표 전류 결정 방법.
  24. 입력 전압 소스에 연결되는 입력 단자 및 로드에 연결되는 출력 단자를 가지는 전압 조정기로서,
    디지털 제어 신호에 따라 상기 입력 단자와 출력 단자를 단속적으로 연결시키는 스위칭 회로;
    상기 출력 단자에 DC 출력 전압을 제공하는 필터;
    상기 스위칭 회로를 통과하는 전류를 나타내는 제 1디지털 피드백 신호를 발생시키는 전류 센서;
    상기 출력 전압을 나타내는 제 2피드백 신호를 발생시키는 전압 센서; 및
    상기 디지털 피드백 신호를 수신하고 이용하여 디지털 제어 신호를 발생시키고 상기 출력 단자의 출력 전압을 일정한 레벨로 유지하는 디지털 제어기를 포함하는 전압 조정기.
  25. 제 24항에 있어서, 상기 스위칭 회로는 상기 출력 단자와 접지를 적어도 단속적으로 연결시키는 정류기를 포함하는 것을 특징으로 하는 전압 조정기.
  26. 제 24항에 있어서, 상기 스위칭 회로, 필터 및 전류 센서는 제 1 IC칩상에 제조되고, 상기 디지털 제어기는 별도의 제 2 IC칩상에 제조되는 것을 특징으로 하는 전압 조정기.
  27. 제 24항에 있어서, 상기 디지털 피드백 신호는 상기 전류가 임계 전류를 초과하는 지를 나타내는 것을 특징으로 하는 전압 조정기.
  28. 제 27항에 있어서, 상기 전류 센서는 다수의 디지털 피드백 신호를 발생시키며, 각각의 신호는 전류가 다른 임계 전류를 초과하는 지를 나타내는 것을 특징으로 하는 전압 조정기.
  29. 제 27항에 있어서, 상기 전류 센서는 다수의 디지털 피드백 신호를 발생시키며, 각각의 신호는 전류가 다른 임계 전류와 교차하는 지를 나타내는 것을 특징으로 하는 전압 조정기.
  30. 제 27항에 있어서, 상기 스위칭 회로를 통과하는 전류가 안전 한계치를 초과할 경우 상기 디지털 제어 신호를 무시하고 상기 스위칭 회로를 개방하는 고장 보호 회로를 더 포함하며, 상기 안전 한계치는 상기 임계 전류보다 큰 것을 특징으로 하는 전압 조정기.
  31. 제 30항에 있어서, 상기 고장 보호 회로는 전류가 상기 안전 한계치를 초과할 경우 디지털 제어기에 의하여 수신되는 제 2디지털 피드백 신호를 발생시키는 것을 특징으로 하는 전압 조정기.
  32. 제 27항에 있어서, 상기 스위칭 회로는 상기 입력 단자와 출력 단자를 연결시키는 제 1트랜지스터 및 상기 출력 단자와 접지를 연결시키는 제 2트랜지스터를 포함하는 것을 특징으로 하는 전압 조정기.
  33. 제 32항에 있어서, 상기 전류 센서는 상기 제 1트랜지스터를 통과하는 전류를 나타내는 제 1피드백 라인상에 제 1디지털 피드백 신호를 발생시키는 제 1센서 및 상기 제 2트랜지스터를 통과하는 전류를 나타내는 제 2 라인상에 제 2디지털 피드백 신호를 발생시키는 제 2센서를 포함하는 것을 특징으로 하는 전압 조정기.
  34. 제 33항에 있어서, 상기 제 1 및 제 2피드백 라인은 상기 디지털 제어기에 연결된 제 3피드백 라인에 연결되며, 상기 디지털 제어기는 어느 트랜지스터가 상기 제 3피드백 라인상의 신호에 의하여 나타나는 지를 결정하는 로직을 포함하는 것을 특징으로 하는 전압 조정기.
  35. 제 32항에 있어서, 슬래이브 상에 배치되어 상기 디지털 제어 신호를 수신하고 상기 디지털 제어 신호를 상기 제 1 및 제 2트랜지스터를 스위칭하라는 명령으로 변환시키는 인터프리터를 더 포함하는 것을 특징으로 하는 전압 조정기.
  36. 제 35항에 있어서, 상기 디지털 제어기에 의하여 발생된 상기 디지털 제어 신호는 제 1제어 라인상의 제 1제어 신호 및 제 2라인 상의 제 2제어 신호를 포함하며, 상기 인터프리터는 상기 제 1제어 신호를 상기 제 1트랜지스터를 개방하고 제 2트랜지스터를 닫으라는 명령으로 변환시키고 그리고 상기 제 2제어 신호를 상기 제 1트랜지스터를 닫고 제 2트랜지스터를 개방하라는 명령으로 변환시키는 것을 특징으로 하는 전압 조정기.
  37. 제 36항에 있어서, 상기 디지털 제어기에 의하여 발생된 디지털 제어 신호는 제 3라인상의 제 3제어 신호를 포함하며, 상기 인터프리터는 상기 제 3제어 신호를제 1 및 제 2트랜지스터를 개방하라는 명령으로 변환시키는 것을 특징으로 하는 전압 조정기.
  38. 제 37항에 있어서, 상기 인터프리터는 상기 제 2트랜지스터가 닫혀있고 전류가 제로로 떨어질 경우 제 3제어 신호를 상기 제 1 및 제 2트랜지스터를 개방하라는 명령으로 변환시키는 것을 특징으로 하는 전압 조정기.
  39. 제 24항에 있어서, 상기 디지털 제어기에 수신된 스위칭 조정기의 상태를 나타내는 디지털 상태 신호를 발생시키는 상태 센서를 더 포함하는 것을 특징으로 하는 전압 조정기.
  40. 제 24항에 있어서, 상기 슬래이브는 상기 디지털 제어 신호를 수신하고 상기 디지털 제어 신호를 상기 스위칭 회로를 스위칭하라는 명령으로 변환시키는 인터프리터를 포함하는 것을 특징으로 하는 전압 조정기.
  41. 입력 전압 소스에 연결되는 입력 단자 및 로드에 연결되는 출력 단자를 가지는 전압 조정기로서,
    a) 다수의 슬래이브를 포함하는데, 각각의 슬래이브는
    ⅰ) 디지털 제어 신호에 따라 상기 입력 단자와 출력 단자를 단속적으로 연결시키는 스위칭 회로;
    ⅱ) 상기 출력 단자에 DC 출력 전압을 제공하는 필터;
    ⅲ) 상기 스위칭 회로를 통과하는 전류를 나타내는 디지털 피드백 신호를 발생시키는 전류 센서; 및
    b) 상기 다수의 슬래이브로부터의 상기 디지털 피드백 신호를 수신하고 이용하여 다수의 디지털 제어 신호를 발생시키고 상기 출력 단자의 출력 전압을 일정한 레벨로 유지하는 디지털 제어기를 포함하는 전압 조정기.
  42. 입력 전압 소스에 연결되는 입력 단자 및 로드에 연결되는 출력 단자를 가지는 전압 조정기를 동작시키는 방법으로서,
    디지털 제어 신호에 따라 스위칭 회로에 의해 상기 입력 단자와 출력 단자를 단속적으로 연결시키는 단계;
    상기 출력 단자에 DC 출력 전압을 제공하도록 상기 스위칭 회로의 출력을 필터링하는 단계;
    전류 센서에 의하여 상기 스위칭 회로를 통과하는 전류를 나타내는 디지털 피드백 신호를 발생시키는 단계; 및
    디지털 제어 신호를 발생시키기 위하여 디지털 제어기에서 상기 슬래이브로부터의 상기 디지털 피드백 신호를 수신하고 이용하는 단계를 포함하며,
    상기 디지털 제어기는 상기 출력 단자의 출력 전압을 일정한 레벨로 유지하도록 구성되는 전압 조정기 동작 방법.
  43. 입력 전압 소스에 연결되는 입력 단자 및 로드에 연결되는 출력 단자를 가지는 전압 조정기로서,
    제어 신호에 따라 상기 입력 단자와 출력 단자를 단속적으로 연결시키는 스위칭 회로;
    상기 출력 단자에 DC 출력 전압을 제공하는 필터; 및
    상기 스위칭 회로의 목표 스위칭 주파수fswitch보다 빠른 클록 주파수fclock에서 동작하는 디지털 제어기를 포함하며,
    상기 각각의 클록 사이클에서 상기 디지털 제어기는 출력 단자의 출력 전압으로부터 유도된 제 1디지털 피드백 및 상기 스위칭 회로를 통과하는 전류로부터 유도된 제 2디지털 피드백 신호를 수신하며, 또한 상기 디지털 제어기는 출력 전압이 일정 레벨을 유지하도록 상기 스위칭 회로를 제어하는 제어 신호를 발생시키도록 하는 전압 조정기.
  44. 제 43항에 있어서, 상기 제 1디지털 피드백 신호를 발생시키는 전류 센서를 더 포함하는 것을 특징으로 하는 전압 조정기.
  45. 제 44항에 있어서, 상기 제 2디지털 피드백 신호를 발생시키는 전압 센서를 더 포함하는 것을 특징으로 하는 전압 조정기.
  46. 제 45항에 있어서, 상기 전압 센서는 아날로그 디지털 변환기를 포함하는 것을 특징으로 하는 전압 조정기.
  47. 제 46항에 있어서, 상기 전압 센서는 전압 샘플러를 더 포함하는 것을 특징으로 하는 전압 조정기.
  48. 제 45항에 있어서, 상기 스위칭 회로, 필터 및 전류 센서는 제 1 IC칩상에 제조되고, 상기 디지털 제어기 및 전압 센서는 별도의 제 2 IC칩상에 제조되는 것을 특징으로 하는 전압 조정기.
  49. 제 45항에 있어서, 상기 스위칭 회로, 필터 및 전류 센서는 제 1 IC칩상에 제조되고, 상기 전압 센서는 제 2 IC칩상에 제조되고, 디지털 제어기는 제 3 IC칩상에 제조되는 것을 특징으로 하는 전압 조정기.
  50. 제 43항에 있어서, 상기 제 1디지털 피드백 신호는 출력 전압과 공칭 전압사이의 차를 나타내는 것을 특징으로 하는 전압 조정기.
  51. 제 43항에 있어서, 상기 제 1디지털 피드백 신호는 현재 클록 사이클의 출력 전압과 현재 클록 사이클의 출력 전압사이의 차를 나타내는 것을 특징으로 하는 전압 조정기.
  52. 제 43항에 있어서, 각각의 클록 사이클에서, 디지털 제어기는 출력 단자의 출력 전압으로부터 유도되는 제 3디지털 피드백 신호를 수신하는 것을 특징으로 하는 전압 조정기.
  53. 제 52항에 있어서, 상기 제 1디지털 피드백 신호는 출력 전압과 공칭 전압사이의 차와 동일하며, 상기 제 3디지털 피드백 신호는 현재 클록 사이클의 출력 전압과 현재 클록 사이클의 출력 전압사이의 차와 동일한 것을 특징으로 하는 전압 조정기.
  54. 제 43항에 있어서, 상기 제 1디지털 피드백 신호는 상기 출력 신호인 것을 특징으로 하는 전압 조정기.
  55. 제 43항에 있어서, 상기 디지털 제어기는 상기 출력 단자에 연결되고, 상기 제어기는 상기 출력 전압 및 기준 전압사이의 차를 포착하도록 샘플링 회로를 포함하며, 상기 디지털 제어기는 상기 샘플링 회로에 의하여 유지되는 전하를 디지털 신호로 변환시키는 아날로그 디지털 변환기를 더 포함하는 것을 특징으로 하는 전압 조정기.
  56. 제 32항에 있어서, 상기 기준 전압은 접지인 것을 특징으로 하는 전압 조정기.
  57. 제 32항에 있어서, 상기 기준 전압은 공칭 전압인 것을 특징으로 하는 전압 조정기.
  58. 제 32항에 있어서, 상기 기준 전압은 이전 클록 사이클로부터의 출력 전압인 것을 특징으로 하는 전압 조정기.
  59. 제 43항에 있어서, 상기 입력 단자와 출력 단자를 단속적으로 연결시키는 다수의 스위칭 회로를 더 포함하며, 각각의 클록 사이클에서 디지털 제어기는 각각의 스위칭 회로에 대한 제 2디지털 피드백 신호를 수신하고 상기 스위칭 회로에 대한 제어 신호를 발생시키며, 상기 각각의 제 2디지털 피드백 신호는 관련된 스위칭 회로를 통과하는 전류로부터 유도되는 것을 특징으로 하는 전압 조정기.
  60. 입력 전압 소스에 연결되는 입력 단자 및 로드에 연결되는 출력 단자를 가지는 전압 조정기를 동작시키는 방법으로서,
    스위칭 회로에 의해 제어 신호에 따라 상기 입력 단자와 출력 단자를 단속적으로 연결시키는 단계;
    상기 출력 단자에 DC 출력 전압을 제공하도록 상기 스위칭 회로의 출력을 필터링하는 단계;
    상기 스위칭 회로의 목표 스위칭 주파수fswitch보다 빠른 클록 주파수fclock에서 동작하는 디지털 제어기를 동작시키는 단계;
    상기 디지털 제어기에서 각각의 클록 사이클에서 출력 단자의 출력 전압으로부터 유도된 제 1디지털 피드백을 수신하는 단계;
    각각의 클록 사이클에서 상기 스위칭 회로를 통과하는 전류로부터 유도된 제 2디지털 피드백 신호를 수신하는 단계; 및
    출력 전압이 일정 레벨을 유지하도록 상기 디지털 제어기에 의해 상기 스위칭 회로를 제어하도록 제어 신호를 발생시키는 단계를 포함하는 전압 조정기 동작 방법.
  61. 입력 전압 소스에 연결되는 입력 단자, 로드에 연결되는 출력 단자, 중간 단자에 상기 입력 단자를 연결시키는 스위칭 회로 및 상기 출력 단자에 DC 전압을 발생시키도록 인덕터를 가지는 필터를 포함하는 전압 조정기를 동작시키는 방법으로서,
    상기 인덕터를 흐르는 전류를 나타내는 초기 평가 전류를 저장하는 단계;
    새로운 평가 전류를 발생시키도록 상기 스위칭 회로의 상태를 기초로 상기 초기 평가 전류를 조정하는 단계;
    상기 출력 단자의 출력 전압을 일정하게 유지하는 상기 인덕터를 통과하는 전체 목표 출력 전류를 결정하는 단계; 및
    상기 인덕터를 통과하는 전체 전류가 상기 전체 목표 출력 전류와 동일하도록 상기 평가 전류 및 전체 목표 출력 전류를 기초로 스위칭 회로를 제어하는 단계를 포함하는 전압 조정기 동작 방법.
  62. 제 61항에 있어서, 상기 스위칭 회로는 상기 중간 단자에 상기 입력 단자를 단속적으로 연결시키는 제 1트랜지스터 및 상기 중간 단자를 접지에 연결시키는 제 2트랜지스터를 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  63. 제 62항에 있어서, 상기 조정 단계는 상기 제 1트랜지스터가 닫혔을 때 상기 초기 평가 전류에 증분 전류를 가산하는 단계를 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  64. 제 62항에 있어서, 상기 조정 단계는 상기 제 2트랜지스터가 닫혔을 때 상기 초기 평가 전류로부터 감소 전류를 감산하는 단계를 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  65. 제 61항에 있어서, 상기 스위칭 회로는 상기 중간 단자에 상기 입력 단자를 단속적으로 연결시키는 제 1트랜지스터 및 상기 중간 단자를 접지에 연결시키는 다이오드를 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  66. 제 61항에 있어서, 상기 저장 및 조정 단계는 한 클록 주파수에서 발생하는것을 특징으로 하는 전압 조정기 동작 방법.
  67. 제 66항에 있어서, 상기 클록 주파수는 상기 스위칭 회로의 목표 스위칭 주파수 보다 빠른 것을 특징으로 하는 전압 조정기 동작 방법.
  68. 제 66항에 있어서, 상기 조정 단계는 상기 중간 단자가 상기 입력 단자에 연결될 경우 상기 초기 평가 전류에 증분 전류를 가산하는 단계 및 상기 중간 단자가 접지에 연결되었을 때 상기 초기 평가 전류에 감산 전류를 감산하는 단계를 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  69. 제 68항에 있어서, 상기 증분 전류는 입력 단자의 입력 전압, 출력 단자의 출력 전압, 상기 스위칭 회로와 출력 단자사이에 배치된 인덕터의 인덕턴스 및 클록 주파수를 기초로 선택되는 것을 특징으로 하는 전압 조정기 동작 방법.
  70. 제 69항에 있어서, 상기 증분 전류는 (Vin-Vout)L x fclock로부터 계산되는데, 여기서 Vin은 입력 전압을 나타내며, Vout는 출력 전압을 나타내며, L은 인덕턴스를 나타내며 그리고 fclock은 클록 주파수를 나타내는 것을 특징으로 하는 전압 조정기 동작 방법.
  71. 제 68항에 있어서, 상기 감산 전류는 출력 단자의 출력 전압, 상기 중간 단자와 출력 단자사이에 배치된 인덕터의 인덕턴스 및 클록 주파수를 기초로 선택되는 것을 특징으로 하는 전압 조정기 동작 방법.
  72. 제 71항에 있어서, 상기 감산 전류는 Vout ／L x fclock로부터 계산되는데, 여기서 Vout는 출력 전압을 나타내며, L은 인덕턴스를 나타내며 그리고 fclock은 클록 주파수를 나타내는 것을 특징으로 하는 전압 조정기 동작 방법.
  73. 제 68항에 있어서, 상기 증분 전류 및 감산 전류는 공칭값을 기초하는 것을 특징으로 하는 전압 조정기 동작 방법.
  74. 제 68항에 있어서, 상기 증분 전류 및 감산 전류는 동적으로 조절되는 것을 특징으로 하는 전압 조정기 동작 방법.
  75. 제 61항에 있어서, 상기 스위칭 회로를 통과하는 실제 전류를 나타내는 피드백 신호를 발생시키는 단계 및 피드백 신호를 기초로 평가 전류를 보정하는 단계를 더 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  76. 제 75항에 있어서, 상기 저장 단계 및 조정 단계는 상기 보정 단계 보다 높은 주파수에서 발생하는 것을 특징으로 하는 전압 조정기 동작 방법.
  77. 제 76항에 있어서, 상기 저장 단계 및 조정 단계는 일련의 클록 사이클로 수행되고, 상기 보정 단계는 상기 클록 사이클의 일부에서 발생하는 것을 특징으로 하는 전압 조정기 동작 방법.
  78. 제 61항에 있어서, 상기 피드백 신호는 상기 실제 전류가 임계 전류 보다 높은지 또는 낮은지를 나타내는 것을 특징으로 하는 전압 조정기 동작 방법.
  79. 제 78항에 있어서, 상기 중간 단자가 입력 단자에 연결될 경우, 상기 증분 전류의 가산에 의해 상기 평가 전류가 상기 임계 전류를 초과할 경우 그리고 상기 피드백 신호가 실제 전류는 상기 임계 전류 이하에 있다는 것을 나타낼 경우 상기 임계 전류 근처에서 상기 평가 전류를 유지하는 단계를 더 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  80. 제 78항에 있어서, 상기 중간 단자가 접지에 연결된 경우, 상기 증분 전류의 감산에 의해 상기 평가 전류가 임계 전류 이하로 떨어질 경우 그리고 상기 피드백 신호가 상기 실제 전류는 상기 임계 전류 보다 높다는 것을 나타낼 경우 상기 평가 전류를 상기 임계 전류 근처로 유지하는 단계를 더 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  81. 제 88항에 있어서, 상기 스위칭 회로가 닫힌 경우, 상기 평가 전류가 임계 전류 보다 낮은 경우 그리고 피드백 신호가 실제 전류는 상기 임계 전류 보다 높다는 것을 나타내는 경우 상기 평가 전류를 상기 임계 전류와 동일하게 설정하는 단계를 더 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  82. 제 78항에 있어서, 상기 출력 단자가 접지에 연결된 경우, 상기 평가 전류가 임계 전류보다 클 경우 그리고 상기 피드백 신호가 상기 실제 전류는 상기 임계 전류 보다 낮다는 것을 나타낼 경우 상기 평가 전류를 상기 임계 전류로 유지하는 단계를 더 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  83. 제 68항에 있어서, 상기 피드백 신호를 발생시키는 센서의 비교기를 트립시키는데 요구되는 스위칭 시간 및 상기 센서로부터 상기 스위칭 회로를 제어하는 제어기로의 피드백 신호의 전달에 요구되는 전파 시간에 의한 지연 시간을 위해 상기 평가 전류를 조정하는 단계를 더 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  84. 제 68항에 있어서, 상기 조정은 증분값, 클록 사이클 및 스위칭 주파수를 기초로 하는 것을 특징으로 하는 전압 조정기 동작 방법.
  85. 제 68항에 있어서, 상기 조정은 감산값, 클록 사이클 및 스위칭 주파수를 기초로 하는 것을 특징으로 하는 전압 조정기 동작 방법.
  86. 출력 단자와 입력 단자를 단속적으로 연결시키는 스위칭 회로를 포함하는 전압 조정기의 인덕터를 통과하는 전류를 평가하는 방법으로서,
    상기 인덕터를 흐르는 전류를 나타내는 초기 평가 전류를 저장하는 단계; 및
    새로운 평가 전류를 발생시키기 위하여 상기 스위칭 회로의 상태를 기초로 상기 초기 평가 전류를 조정하는 단계를 포함하는 전류 평가 방법.
  87. 출력 단자와 입력 단자를 단속적으로 연결시키는 스위칭 회로를 포함하는 전압 조정기의 인덕터를 통과하는 전류를 평가하는 방법으로서,
    상기 인덕터를 흐르는 전류를 나타내는 초기 평가 전류를 저장하는 단계;
    상기 출력 단자가 상기 입력 단자에 연결될 경우 상기 초기 평가 전류에 증분 전류를 가산하는 단계; 및
    상기 출력 단자가 접지에 연결된 경우 상기 초기 평가 전류로부터 감산 전류를 감산시키는 단계를 포함하는 전류 평가 방법.
  88. 입력 전압 소스에 연결되는 입력 단자 및 로드에 연결되는 출력 단자를 가지는 전압 조정기로서,
    a) 제어 신호에 따라 상기 입력 단자와 출력 단자를 단속적으로 연결시키는스위칭 회로;
    b) 인덕터를 가지고 있으며 상기 출력 단자에 DC 출력 전압을 제공하는 필터;
    c) 디지털 제어기를 포함하며,
    상기 디지털 제어기는:
    ⅰ) 상기 인덕터를 흐르는 전류를 나타내는 초기 평가 회로를 저장하고,
    ⅱ) 새로운 평가 전류를 생성하기 위하여 상기 스위칭 회로의 상태를 기초로 상기 초기 평가 전류를 조정하고
    ⅲ) 출력 전압을 일정하게 유지하는 인덕터를 통과하는 전체 목표 출력 전류를 결정하고, 그리고
    ⅳ) 상기 출력 전류가 일정한 레벨을 유지하도록 상기 스위칭 회로를 제어하기 위하여 상기 조정된 평가 전류 및 전체 목표 출력 전류를 기초로 제어 신호를 발생시키는 전압 조정기.
  89. 입력 전압 소스에 연결되는 입력 단자, 로드에 연결되는 출력 단자 및 상기 입력 단자와 출력 단자를 단속적으로 연결시키는 적어도 하나의 스위칭 회로를 포함하는 전압 조정기를 동작시키는 방법으로서,
    상기 적어도 하나의 스위칭 회로에 대하여, 관련 스위칭 회로의 인덕터를 통과하는 전류를 나타내는 평가 전류를 결정하는 단계;
    상기 출력 단자의 출력 전압을 일정 레벨로 유지하는 인덕터를 통과하는 전체 목표 출력 전류를 계산하는 단계;
    전류 상한치와 전류 하한치를 계산하는 단계를 포함하는데, 상기 전류 상한치와 전류 하한치의 평균은 상기 인덕터중 하나에 대한 개별 목표 출력 전류와 동일하며; 및
    상기 하나 이상의 스위칭 회로에 대하여, 상기 평가 전류가 상기 전류 하한치이하로 떨어질 경우 상기 스위칭 회로가 상기 입력 단자와 출력 단자를 연결시키도록 하고 상기 평가 전류가 상기 전류 상한치를 초과할 경우 상기 스위칭 회로가 출력 단자와 접지를 연결하도록 하는 단계를 포함하는 전압 조정기 동작 방법.
  90. 제 89항에 있어서, 상기 전압 조정기는 다수의 스위칭 회로를 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  91. 제 90항에 있어서, 상기 다수의 스위칭 회로중 하나를 기준 회로로서 선택하는 단계를 포함하는데, 나머지 스위칭 회로는 기준 회로가 아닌 것을 특징으로 하는 전압 조정기 동작 방법.
  92. 제 91항에 있어서, 각각의 비기준 스위칭 회로에 대한 목표 위상 오프셋을 결정하는 단계를 더 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  93. 제 92항에 있어서, 상기 기준 회로는 상기 평가 전류가 전류 하한치이하로 떨어질 경우 상기 입력 단자와 출력 단자를 연결시키고, 상기 평가 전류가 전류 상한치를 초과할 경우 상기 출력 단자를 접지에 연결시키는 것을 특징으로 하는 전압 조정기 동작 방법.
  94. 제 92항에 있어서, 다수의 전류 상한치 및 다수의 전류 하한치를 계산하는 단계를 더 포함하며, 각각의 비기준 회로와 관련된 하나의 전류 상한치와 하나의 전류 하한치를 가지는 것을 특징으로 하는 전압 조정기 동작 방법.
  95. 제 94항에 있어서, 각각의 비기준 회로는 관련된 평가 전류가 관련된 전류 하한치이하로 떨어질 경우 상기 입력 단자와 상기 출력 단자를 연결하며, 상기 관련 평가 전류가 관련 전류 상한치를 초과할 경우 출력 단자를 접지에 연결하는 것을 특징으로 하는 전압 조정기 동작 방법.
  96. 제 95항에 있어서, 상기 다수의 전류 상한치와 전류 하한치는 목표 스위칭 주파수 및 목표 위상 오프셋으로부터 유도되는 것을 특징으로 하는 전압 조정기 동작 방법.
  97. 제 95항에 있어서, 상기 기준 회로와 비기준 회로사이의 실제 위상 오프셋을 측정하는 단계를 더 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  98. 제 95항에 있어서, 상기 전류 상한치와 전류 하한치사이의 차는 상기 실제 위상 오프셋과 목표 위상 오프셋사이의 차에 따라 조정되는 것을 특징으로 하는 전압 조정기 동작 방법.
  99. 제 92항에 있어서, 상기 각각의 비기준 회로는 기준 회로가 입력 단자와 출력 단자를 연결시킨 후에 목표 위상 오프셋에서 입력 단자와 출력 단자를 연결시키는 것을 특징으로 하는 전압 조정기 동작 방법.
  100. 제 99항에 있어서, 각각의 비기준 회로는 관련된 평가 전류가 관련된 전류 상한치를 초과할 경우 출력 단자와 접지를 연결시키는 것을 특징으로 하는 전압 조정기 동작 방법.
  101. 제 92항에 있어서, 각각의 비기준 회로는 기준 회로가 출력 단자와 접지를 연결시킨 후에 목표 위상 오프셋에서 출력 단자와 접지를 연결시키는 것을 특징으로 하는 전압 조정기 동작 방법.
  102. 제 101항에 있어서, 각각의 비기준 회로는 관련된 평가 전류가 관련된 전류 하한치이하로 떨어질 경우 입력 단자와 출력 단자를 연결시키는 것을 특징으로 하는 전압 조정기 동작 방법.
  103. 입력 전압 소스에 연결되는 입력 단자, 로드에 연결되는 출력 단자 및 상기 입력 단자와 출력 단자를 선택적으로 연결하는 적어도 하나의 스위칭 회로를 포함하는 전압 조정기를 동작시키는 방법으로서,
    상기 적어도 하나의 스위칭 회로에 대하여, 각각 스위칭 회로와 관련된 인덕터를 통과하는 전류를 나타내는 각각의 평가 전류를 결정하는 단계;
    상기 출력 단자에서 출력 전압을 거의 일정하게 유지시키는 상기 인덕터를 통과할 전체 목표 출력 전류를 계산하는 단계;
    하나 이상의 상기 스위칭 회로에 대하여, 목표 개별 전류를 계산하는 단계; 및
    하나 이상의 상기 스위칭 회로에 대하여, 상기 평가 전류와 목표 개별 전류를 비교하고, 상기 스위칭 회로를 흐르는 전류가 상기 목표 전류와 거의 일치하도록 상기 스위칭 회로가 스위칭되도록 하는 단계를 포함하는 전압 조정기 동작 방법.
  104. 제 103항에 있어서, 상기전압 조정기는 다수의 스위칭 회로를 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  105. 제 104항에 있어서, 각각의 스위칭 회로에 대한 목표 위상 오프셋을 결정하는 단계를 더 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  106. 제 105항에 있어서, 적어도 하나의 스위칭 회로에 대한 가상 상태를 결정하는 단계를 더 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  107. 제 106항에 있어서, 기준 회로로서 다수의 스위칭 회로중 하나를 선택하는 단계를 포함하는데, 나머지 스위칭 회로는 비기준 회로가 되는 것을 특징으로 하는 전압 조정기 동작 방법.
  108. 제 107항에 있어서, 상기 가상 상태는 각각의 비기준 회로에 대하여 결정되는 것을 특징으로 하는 전압 조정기 동작 방법.
  109. 제 107항에 있어서, 상기 기준 회로에 대한 전류 상한치와 전류 하한치를 계산하는 단계를 더 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  110. 제 109항에 있어서, 상기 평가 전류가 상기 전류 하한치이하로 떨어질 경우 상기 기준 회로가 출력 단자와 입력 단자를 연결하도록 하는 단계 및 상기 평가 전류가 전류 상한치를 초과할 경우 상기 기준 회로가 출력 단자를 접지에 연결시키도록 하는 단계를 더 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  111. 제 110항에 있어서, 상기 비기준 회로의 가상 상태는 기준 회로의 상태 및목표 위상 오프셋으로부터 유도되는 것을 특징으로 하는 전압 조정기 동작 방법.
  112. 제 106항에 있어서, 각각의 스위칭 회로에 대한 목표 전류가 계산되는 것을 특징으로 하는 전압 조정기 동작 방법.
  113. 제 112항에 있어서, 각각의 스위칭 회로로부터 가상 상태가 결정되는 것을 특징으로 하는 전압 조정기 동작 방법.
  114. 제 112항에 있어서, 상기 스위칭 회로의 가상 상태는 클록 신호와 목표 위상 오프셋을 기초하는 것을 특징으로 하는 전압 조정기 동작 방법.
  115. 제 106항에 있어서, 상기 목표 전류를 결정하는 단계는 초기 목표 전류를 저장하는 단계 및 새로운 목표 전류를 발생시키기 위하여 적어도 하나의 스위칭 회로에 대한 가상 상태를 기초로 상기 초기 목표 전류를 조정하는 단계를 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  116. 제 115항에 있어서, 상기 초기 목표 전류를 조정하는 단계는 상기 가상 상태가 출력 단자를 입력 단자에 연결시키는 것을 나타낼 경우 상기 초기 목표 전류에 증분 전류를 가산하는 단계 및 상기 가상 상태가 상기 출력 단자를 접지에 연결시키는 것을 나타낼 경우 상기 초기 평가 전류로부터 감산 전류를 감사하는 단계를포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  117. 제 106항에 있어서, 상기 평가 전류가 목표 전류사이에 있고 그리고 상기 기준 회로의 상태가 가상 상태와 동일하지 않을 경우 적어도 하나의 스위칭 회로가 스위칭하도록 하는 단계를 더 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  118. 제 117항에 있어서, 상기 적어도 하나의 스위칭 회로가 스위칭하도록 하는 단계는 평가 전류가 목표 전류를 초과할 경우 상기 출력 단자와 접지를 연결하는 단계를 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  119. 제 117항에 있어서, 상기 적어도 하나의 스위칭 회로가 스위칭하도록 하는 단계는 평가 전류가 목표 전류 이하로 떨어질 경우 상기 출력 단자와 입력 단자를 연결하는 단계를 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  120. 제 117항에 있어서, 상기 평가 전류가 상기 전류 하한치이하로 떨어질 경우 적어도 하나의 스위칭 회로가 입력 단자와 출력 단자를 연결시키도록 하는 단계 및 상기 평가 전류가 상기 전류 상한치를 초과할 경우 상기 적어도 하나의 스위칭 회로가 상기 출력 단자를 접지에 연결시키는 단계를 더 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  121. 제 117항에 있어서, 상기 평가 전류가 제 1프리세트 마진만큼 상기 전류 하한치이하로 떨어질 경우 적어도 하나의 스위칭 회로가 입력 단자와 출력 단자를 연결시키도록 하는 단계 및 상기 평가 전류가 제 2프리세트 마진만큼 상기 전류 상한치를 초과할 경우 상기 적어도 하나의 스위칭 회로가 상기 출력 단자를 접지에 연결시키는 단계를 더 포함하는 것을 특징으로 하는 전압 조정기 동작 방법.
  122. 입력 전압 소스에 연결되는 입력 단자, 로드에 연결되는 출력 단자 및 상기 입력 단자와 출력 단자를 선택적으로 연결하는 다수의 스위칭 회로를 포함하는 전압 조정기를 동작시키는 방법으로서,
    상기 다수의 스위칭 회로중 하나를 기준 회로로서 선택하는 단계;
    나머지 스위칭 회로에 대하여 목표 위상 오프셋을 결정하는 단계;
    각각의 스위칭 회로에 대하여, 스위칭 회로와 관련된 인덕터를 통과하는 전류를 나타내는 평가 전류를 결정하는 단계;
    상기 출력 단자의 출력 전압을 일정 레벨로 유지하는 스위칭 회로를 통하는 전체 목표 출력 전류를 계산하는 단계; 및
    목표 위상 오프셋 및 전체 목표 출력 전류를 얻도록 스위칭 회로가 출력 단자를 입력 단자 또는 접지에 연결시키도록 하는 단계를 포함하는 전압 조정기 동작 방법.
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